特許
J-GLOBAL ID：200903059674662211
マルチチップ半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-049413
公開番号（公開出願番号）：特開平11-251316
出願日： 1998年03月02日
公開日（公表日）： 1999年09月17日
要約：
【要約】【課題】工程数および工程時間の増大を抑制できるマルチチップ半導体装置用の半導体チップの製造方法を実現すること。【解決手段】貫通孔となる溝16および配線層14を同じ工程で形成することにより、工程数および工程時間の増大を抑制する。すなわち、層間絶縁膜12上に配線層14となるAlCu合金膜を形成した後、このAlCu合金膜の一部に貫通孔に対応した開口部を有するパターンを形成し、次に上記AlCu合金膜をマスクにして層間絶縁膜12およびシリコン基板11をエッチングすることにより貫通孔となる溝16を形成し、次に配線溝13の外部の余剰なAlCu合金膜を除去することにより、配線層14を形成する。
請求項（抜粋）：
素子が集積形成された半導体基板と、この半導体基板上に形成され、層間絶縁膜に配線層が埋め込まれた埋込み型配線構造とを具備してなる半導体チップを複数積層してなり、かつ前記半導体チップ間の電気的接続を、前記半導体基板を貫通する貫通孔内に形成されたチップ間接続プラグにより行うマルチチップ半導体装置の製造方法であって、前記層間絶縁膜に接続孔を形成する工程と、この接続孔の内部を埋め込むように全面に導電膜を形成する工程と、前記接続孔が存在しない領域上に前記貫通孔に対応した開口部を有するマスクパターンを前記導電膜上に形成する工程と、このマスクパターンをマスクにして前記導電膜をエッチングすることにより、前記マスクパターンのパターンを前記導電膜に転写する工程と、この導電膜をマスクに用いて前記層間絶縁膜および前記半導体基板をエッチングすることにより、前記層間絶縁膜を貫通し、かつ前記半導体基板の途中の深さまで達した前記貫通孔となる溝を形成する工程と、前記接続孔の外部の前記導電膜を除去することにより、前記配線層を形成する工程と、前記接続孔の外部の前記導電膜を除去する前または後に前記溝内に前記チップ間接続プラグを形成する工程と、前記チップ間接続プラグが現れるまで、前記接続孔が形成された表面と反対側の表面から前記半導体基板を後退させることにより、前記貫通孔を形成する工程とを有することを特徴とするマルチチップ半導体装置の製造方法。
IPC (2件)：
H01L 21/3205
, H01L 29/41
H01L 21/88 J
, H01L 29/44 Z
