特許

J-GLOBAL ID：200903059680149895

クリティカル・パス評価方法及び遅延状態計測回路、並びにLSI製造方法

発明者： 山本 将之
出願人/特許権者： ソニー株式会社
代理人 (2件)： 角田 芳末 ,  磯山 弘信
公報種別：公開公報
出願番号（国際出願番号）：特願2004-020170
公開番号（公開出願番号）：特開2005-214732
出願日： 2004年01月28日
公開日（公表日）： 2005年08月11日
要約：

【課題】LSI内部のフリップフロップ間組合せ論理回路をクリティカル・パスとして、各々の遅延状態をLSI外部で容易に知る。【解決手段】遅延出力取込み用フリップフロップ171〜173は、フリップフロップ13への組合せ論理回路出力(クロック周期毎に反転状態におかれる)を遅延バッファ21〜24を介して、遅延量が異なる組合せ論理回路出力を取込む。隣接フリップフロップ間では、その組合せ論理回路出力が排他的論理和ゲート181〜183により排他的論理和され、結果をLSI外部に取出して表示する。動作電源電圧を低電圧に向かって、順次、更新設定すれば、フリップフロップ173→172→171の順にタイムアップエラーにより誤動作状態になる。それら誤動作状態を排他的論理和ゲート181〜183により検出し、LSI外部で表示することで、動作電源電圧の変化に対する、クリティカル・パスでの遅延状態の変化状態が容易に分かる。【選択図】図2

請求項（抜粋）：

LSI内部に存在している、同一クロック信号により動作している送り側フリップフロップと受け側フリップフロップとの間に介在されている組合せ論理回路をクリティカル・パスとして、評価対象としてのクリティカル・パスでの遅延状態が計測された上、計測結果がLSI外部で表示されるようにしたクリティカル・パス評価方法であって、 組合せ論理回路の出力状態がクロック周期で反転されている状態で、受け側フリップフロップへの組合せ論理回路出力を相異なる遅延量それぞれで遅延させる遅延ステップと、 該遅延ステップにより遅延された組合せ論理回路出力それぞれを、上記受け側フリップフロップへのクロック信号により遅延出力取込み用フリップフロップに取込む遅延出力取込みステップと、 上記受け側フリップフロップを含む遅延出力取込み用フリップフロップそれぞれに取込みされた組合せ論理回路出力の間で、遅延量が近い2つの組合せ論理回路出力の状態が同一か否かを判定する判定ステップと、 該判定ステップでの判定結果を計測結果として、LSI外部に取り出した上、表示する判定結果表示ステップと を含むクリティカル・パス評価方法。

IPC (4件)：

G01R31/28 ,  H01L21/822 ,  H01L27/04 ,  H03K19/00

FI (3件)：

G01R31/28 V ,  H03K19/00 B ,  H01L27/04 T

Fターム (22件)：

2G132AA01 ,  2G132AB06 ,  2G132AB07 ,  2G132AC11 ,  2G132AD07 ,  2G132AK07 ,  2G132AK08 ,  2G132AK13 ,  2G132AL12 ,  5F038CD09 ,  5F038DF01 ,  5F038DT03 ,  5F038DT10 ,  5F038DT15 ,  5F038DT19 ,  5F038EZ09 ,  5F038EZ20 ,  5J056AA03 ,  5J056BB60 ,  5J056CC00 ,  5J056CC05 ,  5J056CC14

引用特許：

出願人引用 (1件)

• LSIテスト・データのタイミング検証方法およびLSIテスト・データのタイミング検証プログラム
  公報種別：公開公報   出願番号：特願2001-340392   出願人：富士通株式会社