特許

J-GLOBAL ID：200903059696688877

アドレス生成回路

発明者： 小澤 裕次 ,  安孫子 茂志 ,  フレデリック ブトー
出願人/特許権者： 日本テキサス・インスツルメンツ株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平6-042819
公開番号（公開出願番号）：特開平7-253922
出願日： 1994年03月14日
公開日（公表日）： 1995年10月03日
要約：

【要約】【目的】 回路構成の簡単なサーキュラアドレッシング用のアドレス生成回路を提供する。【構成】 ビット分離回路304は入力するアドレスからインデックスとして抽出する。インデックス生成回路は、加算回路302に入力するステップ値が正の場合には、インデックスとステップ値との和と記憶領域の容量値との減算を行い、その減算結果の符合によりインデックスとステップ値との和または上記減算結果を新たなインデックスとして出力する。ステップ値が負の場合には、インデックスとステップ値との加算を行い、その加算結果の符合によりインデックスとステップ値と記憶領域の容量値との和または上記加算結果を新たなインデックスとして出力する。ビット多重回路314は新たなインデックスとアドレスとから次のアドレスを生成する。

請求項（抜粋）：

所定の記憶領域に対してステップ値毎に繰り返しアクセスするためのアドレスを生成するアドレス生成回路であって、上記記憶領域の容量に対応する現在のアドレスの下位側ビット部を抽出する手段と、上記ステップ値が正であるときには上記下位側ビット部と上記ステップ値の和と上記記憶領域の容量値との減算を行い、上記減算結果が負でない場合には上記減算結果をインデックスとして出力し、上記減算結果が負の場合には上記下位側ビット部と上記ステップ値との和をインデックスとして出力し、上記ステップ値が負であるときには上記下位側ビット部と上記ステップ値との加算を行い、上記加算結果が負でないときには上記加算結果をインデックスとして出力し、上記加算結果が負であるときには上記下位側ビット部と上記ステップ値と上記記憶領域の容量値との加算結果をインデックスとして出力する手段と、上記インデックスと上記現在のアドレスの上記下位側ビット部以外のビット部から次のアドレスを生成する手段と、を有するアドレス生成回路。

IPC (2件)：

G06F 12/02 580 ,  G06F 9/34

引用特許：

審査官引用 (2件)

• 特許第4800524号
  
• ループ状データ発生回路
  公報種別：公開公報   出願番号：特願平4-138488   出願人：沖電気工業株式会社