特許
J-GLOBAL ID：200903059712726385
半導体集積回路装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-287218
公開番号（公開出願番号）：特開平6-140634
出願日： 1992年10月26日
公開日（公表日）： 1994年05月20日
要約：
【要約】【目的】EPROMとMOSFETとを具備する半導体集積回路装置を少ないリソグラフィー回数で製造する。【構成】EPROMのゲート電極構造およびソース、ドレイン領域を形成した後、MOSFETのゲート電極およびソース、ドレイン領域を形成する。
請求項（抜粋）：
第1のゲート絶縁膜、浮遊ゲート電極、第2のゲート絶縁膜および制御ゲート電極を有しかつ単一拡散層によるソースおよびドレイン領域を有する不揮発性メモリ素子と、ゲート絶縁膜およびゲート電極を有しかつ不純物濃度が異なる同一導電型の2つの拡散層によるソースおよびドレイン領域を有する絶縁ゲート電界効果トランジスタとを具備する半導体集積回路装置の製造方法において、半導体基板の前記不揮発性メモリ素子を形成する第1の部分上に前記第1のゲート絶縁膜を形成し、前記半導体基板の前記絶縁ゲート電界効果トランジスタを形成する第2の部分上に前記ゲート絶縁膜を形成し、前記第1のゲート絶縁膜上に第1の多結晶シリコン層を選択的に形成し、前記第1の多結晶シリコン層の表面に絶縁膜を形成し、前記絶縁膜上から前記半導体基板の第2の部分の前記ゲート絶縁膜上にかけて第2の多結晶シリコン層を全面に形成する一連の工程の後、第1のマスク層によって、前記半導体基板の絶縁ゲート電界効果トランジスタを形成する第2の部分上の前記第2の多結晶シリコン層にはパターニングを行なわないで該第2の部分の全面を該第2の多結晶シリコン層で被覆した状態を維持して、前記半導体基板の不揮発性メモリ素子を形成する第1の部分上の前記第2の多結晶シリコン層、絶縁膜および第1の多結晶シリコン層を順次パターニングして前記制御ゲート電極、第2のゲート絶縁膜および浮遊ゲート電極をそれぞれ形成する工程と、前記半導体基板の第2の部分の全面を前記第2の多結晶シリコン層で被覆した状態で前記制御ゲート電極をマスクの一部として不純物の導入を前記半導体基板の第1の部分行ない前記不揮発性メモリ素子のソースおよびドレイン領域を形成する工程と、第2のマスク層によって、前記半導体基板の第1の部分の全面を被覆した状態で前記半導体基板の第2の部分上の前記第2の多結晶シリコン層をパターニングして前記絶縁ゲート電界効果トランジスタのゲート電極を形成する工程と、前記半導体基板の第1の部分の全面をマスクした状態で前記ゲート電極をマスクの一部として同一導電型の第1および第2の不純物の導入を前記半導体基板の第2の部分に行ない前記絶縁ゲート電界効果トランジスタの不純物濃度が異なる2つの拡散層からなるソースおよびドレイン領域を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
IPC (2件)：
H01L 29/788
, H01L 29/792
