特許
J-GLOBAL ID：200903059712999039
半導体記憶装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (3件)：
柳瀬 睦肇
, 宇都宮 正明
, 渡部 温
公報種別：公開公報
出願番号（国際出願番号）：特願2003-119365
公開番号（公開出願番号）：特開2004-327658
出願日： 2003年04月24日
公開日（公表日）： 2004年11月18日
要約：
【課題】クロスポイント型のFeRAMにおいてダメージの入り難い強誘電体キャパシタを有し、低融点材料の配線の使用が可能な特性劣化の少ない半導体記憶装置及びその製造方法を提供する。【解決手段】絶縁膜11上に所定方向Xに伸長するように第1電極配線12が設けられている。第1電極配線12上に保護膜13が形成されている。層間絶縁膜14上において第1電極配線12の伸長方向と交差する所定方向Yに伸長するように第2電極配線20が設けられている。第1電極配線12と第2電極配線20の交差領域に開孔部15が設けられている。開孔部15内に少なくとも第1電極配線12と電気的に接続される第1電極膜16、第2電極配線20に埋め込み導電部材19を介して電気的に接続される第2電極膜18、及び第1、第2電極膜16,18間の強誘電体膜17が設けられている。【選択図】 図1
請求項（抜粋）：
半導体基板上の所定層に形成された第1電極配線と、
前記第1電極配線を覆う絶縁性の保護膜と、
前記保護膜上の層間絶縁膜と、
前記層間絶縁膜上において前記第1電極配線と交差するように設けられた第2電極配線と、
前記第1電極配線と前記第2電極配線の交差領域に設けられた開孔内に少なくとも前記第1電極配線と電気的に接続される第1電極膜、前記第2電極配線と電気的に接続される第2電極膜、及び前記第1、第2電極膜間の強誘電体膜を含んで構成されたメモリセルキャパシタと、
を具備したことを特徴とする半導体記憶装置。
IPC (1件)：
FI (1件)：
Fターム (10件)：
5F083GA27
, 5F083JA15
, 5F083JA17
, 5F083JA36
, 5F083JA38
, 5F083JA39
, 5F083JA56
, 5F083PR22
, 5F083PR23
, 5F083PR40
