特許
J-GLOBAL ID：200903059716710076
マイクロプロセッサ
発明者：
,
出願人/特許権者：
代理人 (1件)：
三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-237803
公開番号（公開出願番号）：特開平8-101820
出願日： 1994年09月30日
公開日（公表日）： 1996年04月16日
要約：
【要約】【目的】 この発明は、データパス部においてオペレーションが行われない場合にはデータパス部の内部回路の動作を停止させて、低消費電力化を図ったマイクロプロセッサを提供することを目的とする。【構成】 この発明は、データパス部4でオペレーションを行わない場合にはこれを命令デコード部1で検出して、データパス部4の内部回路の動作を制御する新たな制御信号9をデータパス部4に出力せず、それまでデータパス部4に与えられていた制御信号9をデータパス部4に与え続けるように構成される。
請求項（抜粋）：
入力されるデータをラッチする入力ラッチ回路と、入力ラッチ回路にラッチされた入力データを受けてオペレーションを行う組み合わせ論理回路と、組み合わせ論理回路でなされたオペレーションの結果を出力データとしてラッチする出力ラッチ回路とからなるデータパス部と、外部から命令を取り込み保持する命令レジスタと、命令レジスタに保持された命令を受けてデコードするプリデコード回路を備え、命令のデコード結果に基づいて入力ラッチ回路の制御信号及び出力ラッチ回路の制御信号と、データパス部で行われるオペレーションを指定するオペレーション信号と、データパス部でオペレーションが行われるか否かを検出する検出信号を生成するデータパス制御ブロックと、データパス制御ブロックで生成されたオペレーション信号を受けて、組み合わせ論理回路の動作を制御する制御信号を生成する生成回路と、データパス制御ブロックで生成された検出信号に基づいて、検出信号がデータパス部でオペレーションが行われないことを示している場合には、生成回路で生成された制御信号をラッチせず、それまでラッチされていた制御信号をデータパス部に与え続ける第1のラッチ回路と、データパス制御ブロックで生成された出力ラッチ回路の制御信号をラッチする第2のラッチ回路とからなる命令デコード部とを有することを特徴とするマイクロプロセッサ。
IPC (2件)：
G06F 15/78 510
, G06F 1/32
