特許
J-GLOBAL ID：200903059814018296
BiCMOS内蔵受光半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
長谷川 芳樹 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-239282
公開番号（公開出願番号）：特開平10-093129
出願日： 1996年09月10日
公開日（公表日）： 1998年04月10日
要約：
【要約】【課題】 縦型PNPおよびPINフォトダイオードの特性を損わず、同一N型基板にフォトダイオードとBiCMOSを集積した受光半導体装置を提供する。【解決手段】 N型基板1とP型層5でPINフォトダイオードを形成し、N型基板1上にコレクタのP+埋込層2及びP型層5を設け、この層2内にベースのN型層7を持つ縦型PNPを形成し、N型基板1内にコレクタのN+埋込層4およびN型層7を設け、このN型層4をN型基板1上にPウエル3で囲んでN型基板1と分離し、このN型層7内にベースのP型層10を持つ縦型NPNを形成し、P型層5内の表層にNMOSを形成し、N型層4、6内の表層にPMOS-Trを形成し、このN型層4をN型基板上のPウエル3で囲んでN型基板1と分離し、N型層4、6で縦型PNPのコレクタの5およびPINフォトダイオードのP型層5を他のP型層と分離するBiCMOS受光半導体装置である。
請求項（抜粋）：
N型半導体基板内の上面表層の縦型PNPトランジスタ形成領域にP型埋め込み層が形成され、前記N型半導体基板内の上面表層のMOS型Pチャネルトランジスタ形成領域および縦型NPNトランジスタ形成領域にN型埋め込み層が形成され、前記N型半導体基板、前記P型埋め込み層および前記N型埋め込み層上に第1のP型半導体層が形成され、前記第1のP型半導体層内の上面表層の前記縦型PNPトランジスタ形成領域および前記第1のP型半導体層内の上面表層のPINフォトダイオード形成領域に第2のP型半導体層が形成され、前記縦型PNPトランジスタ形成領域の前記第2のP型半導体層の側面および底面を囲んで前記第1のP型半導体層内の上面表層に第1のN型半導体層が形成され、前記第1のP型半導体層上の前記縦型NPNトランジスタ形成領域の前記N型埋め込み層上に第2のN型半導体層が形成され、前記第2のN型半導体層内の上面表層に第3のN型半導体層が形成され、前記第3のN型半導体層の側面および底面を囲んで第3のP型半導体層が形成され、前記第1のP型半導体層内の上面表層の前記MOS型Pチャネルトランジスタ形成領域の前記N型埋め込み層上に第4のN型半導体層が形成され、前記MOS型Pチャネルトランジスタ形成領域および前記縦型NPNトランジスタ形成領域に形成された前記N型埋め込み層の側面および底面を囲んで、前記N型半導体基板内の上面表層のMOS型Nチャネルトランジスタ形成領域、前記縦型PNPトランジスタ形成領域および前記縦型NPNトランジスタ形成領域にP型ウエルが形成されて成り、前記縦型PNPトランジスタは、前記P型埋め込み層および前記第1のP型半導体層をコレクタとし、前記第1のN型半導体層をベースとし、前記縦型PNPトランジスタ形成領域の前記第2のP型半導体層をエミッタとして構成され、前記縦型NPNトランジスタは、当該縦型NPNトランジスタ形成領域のN型埋め込み層および前記第2のN型半導体層を縦型NPNトランジスタのコレクタとし、前記第3のP型半導体層をベースとし、前記第3のN型半導体層をエミッタとして構成され、前記PINフォトダイオードは、当該PINフォトダイオード形成領域の前記第1のP型半導体層および前記第2のP型半導体層をアノードとし、前記N型半導体基板をカソードとして構成され、更に、前記縦型PNPトランジスタのコレクタおよび前記アノードは、前記N型埋め込み層およびこの上に形成された第5のN型半導体層により分離されていることを特徴とするBiCMOS内蔵受光半導体装置。
IPC (4件)：
H01L 31/10
, H01L 21/8234
, H01L 27/088
, H01L 27/14
H01L 31/10 A
, H01L 27/08 102 A
, H01L 27/14 Z
