特許

J-GLOBAL ID：200903059863780900

半導体記憶装置

発明者： 日比野 健次
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-218705
公開番号（公開出願番号）：特開平9-064305
出願日： 1995年08月28日
公開日（公表日）： 1997年03月07日
要約：

【要約】【目的】 チップ面積とデジット線容量の増加を抑えながらも、従来例より電流駆動能力の大きなブロック選択MOSトランジスタを構成し、高速化、低電圧化、複数しきい値の使用による多値セル化に対応する。【構成】 ブロック選択用MOSトランジスタを副デジット線の一方の端部にのみ接続する。また、ブロック選択用MOSトランジスタを接続する端部は隣り合う副デジット線ごとに互いに逆方向にする。ブロック選択用MOSトランジスタのソース・ドレインはチャネル部での電流経路の方向がブロック選択線と直交するように主デジット線と副デジット線に接続し、ゲートはブロック選択線の直下に副デジット線の幅よりもゲート幅が太くなるように形成する。

請求項（抜粋）：

第1の方向に平行に配置された複数のワード線と、前記第1の方向と直交した第2の方向に前記複数のワード線に直交して設けられた第1及び第2のデジット線と、前記第1及び第2のデジット線間にソース・ドレインが設けられゲートが前記複数のワード線にそれぞれ接続した複数のメモリセルトランジスタと、前記第1の方向に配置された第1及び第2のブロック選択線と、第1の節点と前記第1のデジット線の一端の間に設けられゲートに前記第1のブロック選択線が接続した第1の選択トランジスタと、第2の節点と前記第2のデジット線の一端の間に設けられゲートに前記第2のブロック選択線が接続した第2の選択トランジスタとを有し、少なくとも一方の前記第1及び第2の選択トランジスタはそのチャネル部での電流方向が前記第2の方向でかつそのゲート幅が前記第1及び第2のデジット線の幅より広いことを特徴とする半導体装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  G11C 17/12

FI (2件)：

H01L 27/10 681 B ,  G11C 17/00 304 B