特許

J-GLOBAL ID：200903059883271254

DRAM及びその製造方法

発明者： 笠井 直記 ,  飯塚 敏洋
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平10-245236
公開番号（公開出願番号）：特開2000-077620
出願日： 1998年08月31日
公開日（公表日）： 2000年03月14日
要約：

【要約】【課題】 DRAMの高集積化に伴い、製作が容易で、しかも微細な構造に適したスタックドキャパシタを備えるDRAMを提供する。【解決手段】 本DRAM50は、MOSFET14と、MOSFET上に絶縁膜を介して形成され、絶縁膜を貫通する容量コンタクト18によってMOSFETの拡散領域と電気的に接続されたキャパシタ52とを有するメモリセルを備える。本DRAMでは、容量コンタクトが、MOSFETの拡散領域と接続するポリシリコンプラグ22と、ポリシリコンプラグ上に形成された耐シリコン拡散導電層26とを有し、キャパシタが、耐酸化性導電体で形成され、MOSFETと反対方向に開口する有底筒状の下部電極56と、下部電極上に容量絶縁膜として形成されたBST膜60と、BST膜上に形成された上部電極62とを備えている。

請求項（抜粋）：

MOSFETと、MOSFET上に絶縁膜を介して形成され、絶縁膜を貫通する容量コンタクトによってMOSFETの拡散領域と電気的に接続されたキャパシタとを有するメモリセルを備えるDRAMにおいて、容量コンタクトが、MOSFETの拡散領域と接続するポリシリコンプラグと、ポリシリコンプラグ上に形成された耐シリコン拡散導電層とを有し、キャパシタが、耐酸化性導電体で形成され、MOSFETと反対方向に開口する有底筒状の下部電極と、下部電極上に容量絶縁膜として形成された高誘電率膜と、高誘電率膜上に形成された上部電極とを備えていることを特徴とするDRAM。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

Fターム (21件)：

5F083AD24 ,  5F083AD48 ,  5F083AD49 ,  5F083GA28 ,  5F083JA13 ,  5F083JA14 ,  5F083JA15 ,  5F083JA35 ,  5F083JA38 ,  5F083JA40 ,  5F083JA43 ,  5F083JA56 ,  5F083MA01 ,  5F083MA03 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR29 ,  5F083PR39 ,  5F083PR40

引用特許：

審査官引用 (1件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平8-243595   出願人：株式会社東芝