特許

J-GLOBAL ID：200903059890353355

半導体記憶装置

発明者： 荻原 隆 ,  白武 慎一郎 ,  長谷川 武裕
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-307105
公開番号（公開出願番号）：特開平6-162763
出願日： 1992年11月17日
公開日（公表日）： 1994年06月10日
要約：

【要約】【目的】 複数のメモリセルを直列接続してメモリセルユニットを構成する方式で、消費電力の低減と共に高速化をはかり得るDRAMを提供すること。【構成】 メモリセルアレイ1と、データノードNが選択的にビット線BLに接続されるセンスアンプ7と、センスアンプ7とメモリセルアレイ1の間に配置されてメモリセルデータを一時記憶するレジスタ4と、レジスタ4の駆動タイミングを制御するレジスタ制御回路10と、レジスタ4とビットBLの間に設けられたトランスファゲート3と、ビット線BLに読出されたデータをセンスアンプ7よりレジスタ4に書込む際にトランスファゲート3を制御するゲート制御回路8と、各部の基準クロックを発生する内部クロック発生回路9とを備えたDRAMにおいて、レジスタ制御回路10,ゲート制御回路8及び内部クロック発生回路9の動作タイミングを、リード及びリストアのサイクルにより変えることを特徴とする。

請求項（抜粋）：

複数のダイナミック型メモリセルが直列接続されて構成されたメモリセルユニットが複数個ずつ第1のビット線に接続されて構成される複数のメモリセルアレイと、各メモリセルアレイに挟まれた領域に配置されて、データノードが選択的に第1のビット線に接続されるセンスアンプと、前記複数のメモリセルにまたがって配設されて、各メモリセルアレイ内の第1のビット線が選択的に接続される第2のビット線と、前記センスアンプとその両側に配置される前記メモリセルアレイの間に配置されて、前記メモリセルユニットから読出されたメモリセルデータを一時記憶するレジスタと、このレジスタの駆動タイミングを制御し、かつメモリセルからデータを読出すリードサイクル及びメモリセルへデータを書込むリストアサイクルにより駆動タイミングを変えるレジスタ制御回路と、前記レジスタと第1のビット線の間に設けられたトランスファゲートと、アドレスに応じて、第1のビット線に読出されたデータを前記センスアンプより前記レジスタに書込む際に前記センスアンプのデータノードと第1のビット線との間を切り離すべく前記トランスファゲートを制御し、かつリードサイクル及びリストアサイクルにより制御タイミングを変えるゲート制御回路と、前記メモリセルアレイを駆動する手段,前記センスアンプを駆動する手段,前記レジスタ制御回路及びゲート制御回路の基準タイミングとなる内部クロックを発生し、かつリードサイクル及びリストアサイクルによりクロックの周期を変える内部クロック発生回路と、を備えたことを特徴とする半導体記憶装置。