特許

J-GLOBAL ID：200903059897013002

半導体装置及びその製造方法

発明者： 川合 眞一 ,  伊澤 哲夫
出願人/特許権者： 富士通株式会社
代理人 (1件)： 青木 朗 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-212104
公開番号（公開出願番号）：特開平5-013438
出願日： 1991年08月23日
公開日（公表日）： 1993年01月22日
要約：

【要約】【目的】 半導体装置および半導体装置の製造方法に関し、更に詳しく言えば高速・高機能のMOSFETの構造およびその製造方法に関し、高速・高機能を示す新規な構造のMOSFETの提供、および再現性良く、ウエハ全体に渡って一様な特性を得ることのできる新規な製造方法の提供を目的とする。【構成】 一導電型の半導体層上に選択的に形成された反対導電型のソース拡散層および反対導電型のドレイン拡散層と、少なくとも前記半導体層の露出部において、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対向するように、前記半導体層の直下に形成された反対導電型の埋込み層とを含み、また、一導電型の半導体基板上に絶縁膜を介して形成された反対導電型の半導体層と、前記反対導電型の半導体層の上に形成された一導電型の半導体層と、前記半導体層の表面に選択的に形成された反対導電型のソース拡散層および反対導電型のドレイン拡散層と、前記半導体層の上に該ゲート絶縁膜を介して形成されたゲート電極とを含み、構成する。

請求項（抜粋）：

一導電型の半導体層(3a)上に選択的に形成された反対導電型のソース拡散層(7a)および反対導電型のドレイン拡散層(7b)と、少なくとも前記半導体層(3a)の露出部において、ゲート絶縁膜(8)を介して形成されたゲート電極(9)と、前記ゲート電極(9)に対向するように、前記半導体層(3a)の直下に形成された反対導電型の埋込み層(2)とを有することを特徴とする半導体装置。

IPC (2件)：

H01L 21/336 ,  H01L 29/784

FI (4件)：

H01L 29/78 301 Z ,  H01L 29/78 301 H ,  H01L 29/78 311 Z ,  H01L 29/78 311 H