特許
J-GLOBAL ID：200903059903207043
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-226451
公開番号（公開出願番号）：特開平9-074144
出願日： 1995年09月04日
公開日（公表日）： 1997年03月18日
要約：
【要約】【課題】 面積効率に優れた容量を提供する。【解決手段】 Nウェル(10)表面にDRAMメモリセルと同様に、N型不純物領域2d〜2iを形成する。それらの不純物領域2d〜2iのうち所定の不純物領域に対しストレージノードに相当する電極層6c〜6dおよびセルプレートに相当する導電層9aおよび9bを形成する。導電層9aおよび9bを互いに電気的に(直流的に)分離し、それぞれ電極ノードVAおよびVBに接続する。メモリセルキャパシタがNウェルを介して所定数並列に接続された容量が直列に接続される。これにより、メモリキャパシタの特徴を利用する面積効率に優れた容量が実現される。
請求項（抜粋）：
一方電極ノードと他方電極ノードとを有する容量素子を備える半導体装置であって、前記容量素子は、第1導電型の半導体基板領域表面に互いに間をおいて配置される複数の第1導電型の第1の不純物領域と、前記第1の不純物領域のうちの予め定められた第1の不純物領域に電気的に接続されかつ前記半導体基板領域表面に所定形状に形成されかつ互いに分離して配置され、かつさらに各々が少なくとも1つの第1の導電層を含む第1のグループと第2のグループとにグループ化される複数の第1の導電層と、前記第1のグループの第1の導電層に第1の絶縁膜を介して対向して配置されかつ前記一方電極ノードに電気的に接続される第2の導電層と、前記第2のグループの第1の導電層に第2の絶縁膜を介して対向して配置されかつ前記第2の導電層と分離して配置されかつさらに前記他方電極ノードに電気的に接続される第3の導電層とを備える、半導体装置。
IPC (2件)：
H01L 21/8242
, H01L 27/108
