特許
J-GLOBAL ID：200903059922797889
半導体素子の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平4-183771
公開番号（公開出願番号）：特開平6-029463
出願日： 1992年07月10日
公開日（公表日）： 1994年02月04日
要約：
【要約】【目的】 本発明は、半導体素子、中でもDRAMなどのキャパシタセルを中心にした製法に関するもので、キャパシタ容量のばらつきの低減と製造工程の簡略化を目的とするものである。【構成】 本発明は、キャパシタセルの製法として、ストレージノード218を構成するポリシリコン膜210を形成した後、その上に、前記ポリシリコン膜210の下層の絶縁膜(窒化膜)209とエッチング選択比が大きく異なる絶縁膜(SiO2 )211を形成し、前記ポリシリコン膜210と絶縁膜211をパターニングして、その側壁にサイドウォール的にポリシリコン214を形成し、その後、前記絶縁膜211を除去して前記ポリシリコン膜210と214をストレージノードとするようにしたものである。
請求項（抜粋）：
(a)半導体基板上に、第1の絶縁膜を形成し、その上に第2の絶縁膜として後工程で形成する第3の絶縁膜とエッチング選択比が大きくとれる材料で形成する工程、(b)前記第1、第2の絶縁膜の所定位置にコンタクトホールを形成する工程、(c)前記工程までの構造の上に、第1の導電膜を形成し、その上に第3の絶縁膜を形成する工程、(d)前記第1の導電膜と第3の絶縁膜を、前記コンタクトホール上を含めた部分の所定位置に残るようパターニングする工程、(e)前記パターニングされた第1の導電膜と第3の絶縁膜の側壁にサイドウォール状に第2の導電膜を形成する工程、(f)前記第3の絶縁膜を除去し、前記第1、第2の導電膜に不純物を導入してキャパシタセル部のストレージノードとする工程、以上の工程を含むことを特徴とする半導体素子の製造方法。
IPC (2件)：
引用特許：
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