特許

J-GLOBAL ID：200903059935642876

不揮発性半導体記憶装置およびその読み出し方法

発明者： 江守 孝之
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-355096
公開番号（公開出願番号）：特開2001-176275
出願日： 1999年12月14日
公開日（公表日）： 2001年06月29日
要約：

【要約】【課題】1本おきにビット線をシールドして行う読み出しにおいて、消費電力および読み出し時間の低減と非選択セルの誤書き込み防止を同時に達成する。【解決手段】ビット線と直交する方向に隣り合う第1および第2メモリブロック内に、第1および第2トランジスタ間に接続された複数のメモリトランジスタM11〜M1128またはM21〜M2128を備える。2つのビット線BL1,BL2が、ぞれぞれ第3トランジスタS13,S23を介して接地電位線GNDに接続されている。2つの第1トランジスタS11,S21のゲートが、それぞれ異なる制御線SG11,SG12に接続され、2つの第3トランジスタS13,S23のゲートが、それぞれ異なる制御線DIS1,DIS2に接続されている。これにより、非選択ビット線(たとえば、BL2)を、メモリブロック内の非選択セル(セル2)と切り離しながら接地電位で固定できる。

請求項（抜粋）：

ビット線と直交する方向に隣り合う第1および第2メモリブロックを有し、上記第1および第2メモリブロックそれぞれが、ビット線に接続された第1トランジスタと、共通電位線に接続された第2トランジスタと、上記第1および第2トランジスタ間に接続された複数のメモリトランジスタとを備え、上記第1または第2メモリブロックに接続された2つのビット線が、ぞれぞれ第3トランジスタを介して接地電位線に接続されている不揮発性半導体記憶装置であって、上記第1および第2メモリブロック内の2つの上記第1トランジスタのゲートが、それぞれ異なる制御線に接続され、上記2つのビット線に接続された2つの上記第3トランジスタのゲートが、それぞれ異なる制御線に接続されている不揮発性半導体記憶装置。

IPC (3件)：

G11C 16/02 ,  G11C 16/04 ,  G11C 16/06

FI (3件)：

G11C 17/00 611 F ,  G11C 17/00 622 A ,  G11C 17/00 634 A

Fターム (10件)：

5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD02 ,  5B025AD03 ,  5B025AD05 ,  5B025AD11 ,  5B025AE05 ,  5B025AE06 ,  5B025AE08