特許
J-GLOBAL ID：200903059962291031
入出力保護回路
発明者：
出願人/特許権者：
代理人 (1件)：
土屋 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平5-128068
公開番号（公開出願番号）：特開平6-318674
出願日： 1993年04月30日
公開日（公表日）： 1994年11月15日
要約：
【要約】【目的】 放電時に多くのNMOSトランジスタにおいて寄生バイポーラトランジスタを動作し易くして、静電破壊電圧を高める。【構成】 NMOSトランジスタ13のゲート16が抵抗素子21を直列に介して接地されているので、立ち上がり時間の非常に短い正の高電圧パルスが入出力端子11に印加されると、寄生容量22、23でドレイン14-ソース15間の電圧を分圧した電圧まで、ゲート電圧が上昇する。このため、放電時に、NMOSトランジスタ13が導通状態かそれに近い状態になり、多くのNMOSトランジスタ13において寄生バイポーラトランジスタが動作し易くなる。
請求項（抜粋）：
複数のNMOSトランジスタの各々のドレインが互いに並列に入出力端子に接続されており、前記複数のNMOSトランジスタの各々のソースが接地されており、前記複数のNMOSトランジスタの各々のゲートが抵抗素子を直列に介して接地されていることを特徴とする入出力保護回路。
IPC (2件)：
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