特許
J-GLOBAL ID：200903059969094118
A/D変換器
発明者：
出願人/特許権者：
代理人 (1件)：
曾我 道照 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-183701
公開番号（公開出願番号）：特開平7-038439
出願日： 1993年07月26日
公開日（公表日）： 1995年02月07日
要約：
【要約】【目的】 ラダーセットアップタイムを短縮し、高速なA/D変換器を得る。【構成】 61は4ビット逐次比較型A/D変換器のラダー抵抗部を構成する抵抗本体部である。65a〜65pは基準電圧VREFが供給される端子62と接地端子63との間に直列に接続された同一抵抗値の抵抗器である。66a〜66bはタップを選択するためのトランスミッションゲートである。ラダー抵抗部を構成するデコーダの16ビット出力でもってゲート66a〜66pのいずれかをオンとして1つのタップを選択し、アナログ比較器に供給する被比較電圧VCを得る。オンとされる順番が早いゲート程、つまり上位ビットの変換に係るゲート程、それを構成するトランジスタのサイズを大きくしてオン抵抗を小さくする。従来に比べてラダーセットアップタイムが短縮され、高速化が可能となる。
請求項（抜粋）：
入力アナログ信号と被比較電圧とを比較するアナログ比較器と、このアナログ比較器の比較結果に基づいて上位より順次変換ビットを設定して最終的に変換結果である出力ディジタル信号を格納するレジスタ部と、上記変換ビットを設定する毎に上記レジスタ部に格納されたディジタル信号をアナログ信号に変換して上記被比較電圧を得るD/A変換部とを備え、上記D/A変換部には基準電圧が供給されると共に、このD/A変換部は上記基準電圧を分圧するための複数の抵抗器と、この複数の抵抗器の接続点より導出されるタップを選択して上記被比較電圧を決定するための複数のトランスミッションゲートを有し、最上位ビットの設定時にオンとなる上記トランスミッションゲートを構成するトランジスタのサイズに対して他の全部または一部のトランスミッションゲートを構成するトランジスタのサイズを異なるようにしたことを特徴とするA/D変換器。
IPC (2件)：
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