不揮発性半導体メモリ装置の改善されたウェル構造及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：八田幹雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-272085
公開番号（公開出願番号）：特開平11-191616
出願日： 1998年09月25日
公開日（公表日）： 1999年07月13日
要約：

【要約】【課題】不揮発性半導体メモリ装置の改善されたウェル構造及びその製造方法を提供する。【解決手段】チャネル熱電子注入方式によりデータをプログラムし、バルク領域を通してF-Nトンネリング方式によって消去することにより、素子分離特性及び動作の信頼性を向上させる。

請求項（抜粋）：

セルトランジスタをチャネル熱電子注入方式によりプログラムし、前記セルトランジスタのバルク領域を通してF-Nトンネリング方式により消去するためにNOR型のセルアレー構造で形成されたセルトランジスタが位置するセル領域と、前記セル領域とは電気的に隔離され、低電圧及び高電圧用のP型及びN型トランジスタを含む周辺領域とを備え、前記セル領域と周辺領域は第1導電型の基板に形成されている不揮発性半導体メモリ装置において、前記セル領域に形成された第1導電型とは反対の第2導電型の第1ウェルと、前記セルトランジスタのバルク領域として作用するために前記第1ウェルに形成された第1導電型の第1ポケットウェルと、前記低電圧用のP型トランジスタの下部に形成された前記第2導電型の第2ウェルと、前記第2ウェルから隔離され、前記高電圧用のP型トランジスタの下部に形成された第2導電型の第3ウェルと、前記高電圧用のN型トランジスタの下部に第3ウェルに形成された第1導電型の第2ポケットウェルと、前記低電圧用のN型トランジスタの下部に形成された第1導電型の第4ウェルとを備えることを特徴とする不揮発性半導体メモリ装置。

IPC (5件)：

H01L 27/115 , H01L 27/10 481 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (3件)：

H01L 27/10 434 , H01L 27/10 481 , H01L 29/78 371

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