特許
J-GLOBAL ID：200903060020828151
フラッシュメモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
中川 周吉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-359860
公開番号（公開出願番号）：特開平9-204796
出願日： 1996年12月27日
公開日（公表日）： 1997年08月05日
要約：
【要約】【目的】メインメモリセルアレーのうち不良セルと代替するためのリペア回路を具備したフラッシュメモリ装置を提供する。【構成】本発明によるフラッシュメモリ装置はメインメモリセルアレー、リダンダンシーセルブロック、リダンダンシーローデコーダ、ローデコーダ、コラムデコーダ、フラグビットセルブロック、フラグセル伝達ゲート、メインセンス増幅器及びフラグセンス増幅器により構成される。
請求項（抜粋）：
多数のワードラインとビットラインを有するメインセルアレーと、ある一つのビットラインを選択するためのコラムデコーダと、ある一つワードラインを選択するためのローデコーダと、上記多数のビットラインと多数のスペアワードライン間に接続されるリデンダンシーセルブロックと、上記多数のワードラインに接続され上記ワードラインの不良有無を記憶するためのフラグビットセルブロックと、レファレンスセルに接続されたダミービットラインと上記フラグビットセルブロックに接続されるフラグセンス増幅器と、上記フラグセンス増幅器の出力信号にしたがって上記スペアワードラインを選択するためのリダンダンシーローデコーダと、上記ダミービットラインと上記コラムデコーダに接続されるメインセンス増幅器とにより構成されることを特徴とするフラッシュメモリ装置。
IPC (3件)：
G11C 29/00 301
, G11C 16/06
, H01L 27/115
G11C 29/00 301 B
, G11C 17/00 309 D
, H01L 27/10 434
