特許
J-GLOBAL ID：200903060074310093
半導体保護装置
発明者：
出願人/特許権者：
代理人 (1件)：
中村 純之助 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-121476
公開番号（公開出願番号）：特開平5-315552
出願日： 1992年05月14日
公開日（公表日）： 1993年11月26日
要約：
【要約】【目的】寄生デバイスを有効に活用してサージ耐量を向上させた半導体保護装置を提供する。【構成】寄生縦型バイポーラトランジスタ58と寄生横型バイポーラトランジスタ60とでサイリスタ63を構成し、それに低耐圧化したツェナダイオード57を接続した回路を、電源端子と接地端子間に挿入した。サージが印加されると、まずツェナダイオード57がブレークダウンし、それによってサイリスタ63がターンオンし、サージ電流は大部分がサイリスタ63と通常の入力保護回路のダイオード17または18の経路に流れるため、破壊に対して従来よりも強くなる。
請求項（抜粋）：
第1導電型の半導体基板の一主面に形成された第2導電型のMOSトランジスタと、上記半導体基板の一主面に形成された第2導電型の第1の領域表面に形成された第1導電型のMOSトランジスタと、を備えたCMOS半導体装置において、上記半導体基板をコレクタ、上記半導体基板の一主面に形成された第2導電型の第2の領域をベース、上記第2の領域表面に形成された第1導電型の第3の領域をエミッタとし、上記第2の領域と上記第3の領域とが接続され、かつ電源端子と接地端子間に接続された縦型バイポーラトランジスタと、上記半導体基板をベース、上記第2の領域をコレクタ、上記半導体基板の一主面に上記第2の領域に近接して形成された第2導電型の第4の領域をエミッタとし、かつ電源端子と接地端子間に接続された横型バイポーラトランジスタと、上記縦型バイポーラトランジスタのコレクタ:ベース間もしくは上記横型バイポーラトランジスタのコレクタ:ベース間の少なくとも一方に設けられたツェナダイオードと、を備え、かつ、上記ツェナダイオードの耐圧を上記CMOSトランジスタに寄生的に形成される各種デバイスの耐圧よりも小さい値に設定したことを特徴とする半導体保護装置。
IPC (2件)：
FI (2件)：
H01L 27/06 311 B
, H01L 27/08 321 H
