特許
J-GLOBAL ID：200903060111211793
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平4-348235
公開番号（公開出願番号）：特開平5-347386
出願日： 1992年12月28日
公開日（公表日）： 1993年12月27日
要約：
【要約】【目的】 基板からのバックゲート効果による影響を完全に防止できるようにして、CMOS周辺ロジック回路のパルス応答に対する位相ずれや動作不良を防止する。【構成】 N型のシリコン基板1n上に、N型のソース領域2Sとドレイン領域2D及びゲート電極2GからなるN-FET(Qn)と、P型のソース領域3Sとドレイン領域3D及びゲート電極3GからなるP-FET(Qp)が形成されて構成されたCMOSインバータにおいて、N-FET(Qn)下からP-FET(Qp)下にかけてP型の第1のウェル領域4pを形成し、更にこの第1のウェル領域4p内におけるP-FET(Qp)下にN型の第2のウェル領域5nを形成して構成する。
請求項（抜粋）：
第1導電型の半導体基板と、該半導体基板に形成されたウェル領域と、該ウェル領域に形成された少なくとも第2導電型の電界効果トランジスタを含む複数の電界効果トランジスタとを有し、上記ウェル領域は半導体基板に形成された第2導電型の第1のウェル領域と該第1のウェル領域に形成された第1導電型の第2のウェル領域を有し、上記第2導電型の電界効果トランジスタが上記第2のウェル領域に形成されることを特徴とする半導体装置。
IPC (2件)：
H01L 27/092
, H01L 27/148
H01L 27/08 321 B
, H01L 27/14 B
