特許
J-GLOBAL ID：200903060176456343

情報処理システム及びそのメモリコンフィグレーション設定方法並びにその制御プログラムを記録した記録媒体

発明者：
尾田 眞也

尾田 眞也 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平10-022469
公開番号（公開出願番号）：特開平11-219314
出願日： 1998年02月04日
公開日（公表日）： 1999年08月10日
要約：
【要約】【課題】 メモリコンフィグレーション設定に関する作業を完全に自動化可能とし、更にこの設定値のマージン検証をも可能とする。【解決手段】 制御信号生成指示105 に応答して制御信号生成F/F104でDRAM201のアクセス信号202 を出力する。この信号に応答してDRAM201 はデータ203 を出力する。このデータをラッチF/F302にラッチするとき、そのタイミングを定めるラッチイネーブル信号をタイミング生成F/F401〜403 ,可変タイミング選択回路404 にて調整するが、最初は最遅タイミングから順次小に変更し、その際データがラッチできたときにタイミング設定が最適と判定し、そのタイミングを固定的に選択する。その後、可変ディレイ回路103 の遅延を規定マージン分に設定してデータのラッチを行い、ラッチ可であれば先に設定されたタイミングは正しいと判定し、そうでなければタイミング設定を一ステップ小とし再度上記処理を繰返す。
請求項（抜粋）：
システムに対して物理的に挿抜自在なメモリと、前記メモリを制御すべく前記メモリへ制御信号を出力しかつこの制御信号によるメモリ出力データを取込むメモリ制御手段とを含む情報処理システムであって、前記メモリ制御手段は、外部制御信号に応答して前記メモリへのリードアクセス信号を動作クロックに同期して出力するアクセス信号出力手段と、このアクセス信号による前記メモリからのリードデータを前記動作クロックに同期して取込むデータ取込み手段と、前記データ取込み手段の取込みタイミングを遅延する可変遅延手段と、前記メモリの実装枚数に従った前記アクセス信号及び前記リードデータの遅延に応じて前記可変遅延手段の遅延量を制御してこれ等遅延タイミングの自動設定をなすタイミング設定制御手段と、を含むことを特徴とする情報処理システム。
引用特許：
審査官引用 (4件)
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