特許

J-GLOBAL ID：200903060305135419

半導体装置およびそのテスト方法

発明者： 大佐賀 泉
出願人/特許権者： 山形日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-189578
公開番号（公開出願番号）：特開2002-009122
出願日： 2000年06月23日
公開日（公表日）： 2002年01月11日
要約：

【要約】【課題】半導体装置内のMOS容量膜保証は測定が困難で手間がかったが、2種類以上の絶縁膜をもつテスト用トランジスタのサブスレッショルド特性の差を測定し、絶縁膜が正常に形成されたか否かを判定できるようにする。【解決手段】少なくとも2種類以上の絶縁膜13,15の構成が異なるテスト用トランジスタA,Bを製造し、2種類のテスト用トランジスタのサブスレッショルド特性の差から、絶縁膜13,15が正常に形成されたか否かを判定するというテスト方法を用いて、簡単な測定で静電容量膜の保証が行える。

請求項（抜粋）：

半導体基板上にMOS容量を有する半導体装置において、前記MOS容量が少なくとも2種類以上の絶縁膜の構成のみが異なるテスト用トランジスタを設けたことを特徴とする半導体装置。

IPC (3件)：

H01L 21/66 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 21/66 Y ,  H01L 21/66 V ,  H01L 27/04 T

Fターム (15件)：

4M106AA01 ,  4M106AA07 ,  4M106AA20 ,  4M106AB01 ,  4M106BA14 ,  4M106CA01 ,  4M106CA11 ,  4M106CA32 ,  4M106DH01 ,  4M106DH16 ,  5F038AC17 ,  5F038AV06 ,  5F038BB02 ,  5F038DT20 ,  5F038EZ20