特許
J-GLOBAL ID：200903060314290176
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-221960
公開番号（公開出願番号）：特開平5-062987
出願日： 1991年09月03日
公開日（公表日）： 1993年03月12日
要約：
【要約】【目的】 エピタキシャルベーストランジスタの形成方法に関し,堆積面の汚染を防止し,薄くかつ精密な不純物分布を有するベースの形成を目的とする。【構成】 コレクタ領域上にベース,エミッタを堆積して形成するトランジスタの製造において,コレクタ領域12を形成するコレクタ層3上に,ベース領域10を画定する開口7を有し,開口7周辺でコレクタ層3と接するポリシリコン層5を形成する工程と,コレクタ層3上に,開口7の中にエミッタ領域11を画定する開口8を有し,ポリシリコン層5を覆う酸化膜6を形成する工程と,還元性雰囲気中で熱処理し,酸化膜6のコレクタ層3との接合面に近接する部分を除去し,開口7底面のコレクタ層3を表出する工程と,酸化膜6をマスクとしてコレクタ層3上に選択的にエピタキシャル成長してポリシリコン層5とオーミック接続するベース領域10を形成する工程とを有することを特徴として構成する。
請求項（抜粋）：
コレクタ領域(12)と,該コレクタ領域(12)上に選択的にエピタキシャル成長して形成されたベース領域(10)と,該ベース領域(10)上に形成されたエミッタ領域(11)とを有するトランジスタを含む半導体装置の製造方法において,該コレクタ領域(12)が形成された第1導電型のコレクタ層(3)上に,該ベース領域(10)を画定する開口(7)を有し,少なくとも該開口(7)の周辺の一部で該コレクタ層(3)と接する第2導電型のポリシリコン層(5)を形成する工程と,該ベース領域(10)を画定する開口(7)の中に該エミッタ領域(11)を画定する開口(8)を有し,該ポリシリコン層(5)を覆う酸化膜(SiO2膜)(6)を形成する工程と,次いで,還元性の雰囲気中で熱処理して,該酸化膜(6)及び該コレクタ層(3)の該酸化膜(6)と該コレクタ層(3)との接合面に近接する部分を除去し,該ベース領域(10)を画定する開口(7)底面の該酸化膜(6)と接合していたコレクタ層(3)の表面を表出する工程と,次いで,該酸化膜(6)をマスクとして該コレクタ層(3)上に第2導電型の半導体を選択的にエピタキシャル成長して該ポリシリコン層(5)とオーミック接続する該ベース領域(10)を形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
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