特許

J-GLOBAL ID：200903060345104109

MIS型FETおよびその製造方法

発明者： 児玉 紀行
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-193569
公開番号（公開出願番号）：特開平9-045900
出願日： 1995年07月28日
公開日（公表日）： 1997年02月14日
要約：

【要約】【目的】ソース・ドレイン領域の接合深さが浅く、信頼性の高い超微細なMIS型FETを簡便に製造する。【構成】本発明のMIS型FETでは、半導体基板の主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟んで前記半導体基板の主面に形成された一導電型の2つのソース・ドレイン拡散層とを有し、前記ソース・ドレイン拡散層の形成される領域の半導体基板の主面に、同導電型不純物のドープされた半導体薄膜層が選択的に形成され、前記ゲート電極の側壁面に面する前記半導体薄膜の端部にファセット面が形成され、前記ファセット面および前記ゲート電極の側壁面が、高濃度不純物を含有し熱流動性のある側壁絶縁体で被覆される。

請求項（抜粋）：

半導体基板の主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟んで前記半導体基板の主面に形成された一導電型の2つのソース・ドレイン拡散層とを有し、前記ソース・ドレイン拡散層の形成される領域の半導体基板の主面に、同導電型不純物のドープされた半導体薄膜層が選択的に形成され、前記ゲート電極の側壁面に面する前記半導体薄膜の端部にファセット面が形成され、前記ファセット面および前記ゲート電極の側壁面が、高濃度不純物を含有し熱流動性のある側壁絶縁体で被覆されていることを特徴とするMIS型FET。