特許
J-GLOBAL ID：200903060352420385
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-037757
公開番号（公開出願番号）：特開平6-252413
出願日： 1993年02月26日
公開日（公表日）： 1994年09月09日
要約：
【要約】【目的】 この発明はメモリセルトランジスタの信頼性を損なわずに、メモリセルトランジスタの集積度を向上させることができる半導体記憶装置を提供しようとするものである。【構成】 シリコン基板内に行列状に配置されて形成され、ゲ-ト電極とチャネル領域との間にしきい値を可変に調節するための浮遊ゲ-トを有したメモリセルトランジスタAを有し、行方向に隣接するメモリセルトランジスタAのドレイン拡散層6相互間に対応して基板内に形成され、行方向に隣接するメモリセルトランジスタのチャネル領域12相互間に対応した基板内には実質的に形成されないトレンチ11を具備することを主要な特徴としている。上記構成であると、トレンチ11がチャネル領域12に沿って形成されないために、リ-ク電流の発生、ストレスおよび汚染等のメモリセルトランジスタの信頼性を低下させる要因を排除できるようになり、信頼性を損なわずにその集積度を向上させることができる。
請求項（抜粋）：
第1導電型の半導体基体内に行列状に配置されて形成され、ゲ-ト電極とチャネル領域との間にしきい値を可変に調節するための電荷蓄積層を有した絶縁ゲ-ト型FETで成るメモリセルトランジスタと、行方向に隣接する前記メモリセルトランジスタのドレインとなる第2導電型の電極層相互間に対応して前記基体内に形成され、前記行方向に隣接する前記メモリセルトランジスタのチャネル領域相互間に対応した前記基体内には実質的に形成されないトレンチとを具備することを特徴する半導体記憶装置。
IPC (4件)：
H01L 29/788
, H01L 29/792
, H01L 21/76
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
