特許

J-GLOBAL ID：200903060406442770

高K誘電体を有するゲート積層の形成方法

発明者： サニル ブイ. ハッタンガデイ ,  ジョージ エイ. ブラウン ,  マルコム ジェイ. ビバン
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-200830
公開番号（公開出願番号）：特開2001-044419
出願日： 1999年07月14日
公開日（公表日）： 2001年02月16日
要約：

【要約】【課題】 ゲート誘電体の事実上の電気的厚みを減少する。【解決手段】 事実上の電気的厚みが減少されたゲート誘電体を有するゲート積層(104)。薄い(例えば、〜15オングストローム)二酸化シリコン層が基板(102)上に形成される。二酸化シリコン層のリモート・プラズマ窒化が行われ、酸化に対する耐性を有するシリコン酸化窒化物層(106)をつくる。酸素を含有する高K誘電体(108)は、層(106)の酸化を付加することなく、シリコン酸化窒化物層(106)上に形成される。その後、ゲート電極(110)が高K誘電体(108)上に形成される。

請求項（抜粋）：

集積回路を製造する方法であって、半導体基板上に二酸化シリコン層を形成し、前記二酸化シリコン層をリモート・プラズマ窒化に曝して、前記二酸化シリコン層をシリコン酸化窒化物層に変え、前記シリコン酸化窒化物層上に高K誘電体層を形成し、前記高K誘電体層は10より大きい誘電率を有し、前記高K誘電体層上に金属層を形成し、前記金属層、前記高K誘電体層、及び前記シリコン酸化窒化物層をパターニング及びエッチングして、ゲート積層を形成する工程を含む方法。

IPC (3件)：

H01L 29/78 ,  H01L 21/316 ,  H01L 21/318

FI (3件)：

H01L 29/78 301 G ,  H01L 21/316 M ,  H01L 21/318 C

Fターム (24件)：

5F040EC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC12 ,  5F040ED01 ,  5F040ED03 ,  5F040EF02 ,  5F040FA03 ,  5F040FA15 ,  5F040FA17 ,  5F040FB02 ,  5F040FC00 ,  5F058BA20 ,  5F058BD01 ,  5F058BD05 ,  5F058BD15 ,  5F058BF07 ,  5F058BF27 ,  5F058BF29 ,  5F058BF30 ,  5F058BF74 ,  5F058BH01 ,  5F058BJ01 ,  5F058BJ10