特許
J-GLOBAL ID：200903060422167836
半導体装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平4-057850
公開番号（公開出願番号）：特開平5-259183
出願日： 1992年03月16日
公開日（公表日）： 1993年10月08日
要約：
【要約】【目的】 他の特性に悪影響を及ぼさずに最大可制御電流を大きくする。【構成】 p+ 基板1上に形成されたn- 層2の表面において、p拡散領域3a,3b,3cがn+ 拡散領域4a,4b及び酸化膜9によって分断されて形成されている。p拡散領域3a,3bの上方には、それぞれゲート電極5a,5bが酸化膜6によって周囲と絶縁されて形成されている。Al-Si電極7はp拡散領域3a及びn+ 拡散領域4aに、金属電極8はp+ 基板1にそれぞれコンタクトしている。【効果】 酸化膜9の介在のためにn+ 拡散領域4a、p拡散領域3a、n- 層2及びp+ 基板1のサイリスタ動作が回避される。
請求項（抜粋）：
(a)上面及び下面を有する第1導電型の第1半導体層を準備するステップと、(b)前記第1半導体層の厚み方向に対して直交する第1の方向に順次並んだ第1乃至第4部分を有する第2導電型の第2半導体層を前記第1半導体層の前記上面上に形成するステップと、(c)少なくとも前記第1部分の一の端部から前記第2部分に亘り、前記第2半導体層の内部に選択的に埋め込まれた埋め込み絶縁膜を形成するステップと、(d)前記第2部分において前記第2半導体層の上方に第1制御電極を選択的に形成するステップと、(e)前記第4部分において前記第2半導体層の上方に第2制御電極を選択的に形成するステップと、(f)前記第2半導体層の上面内であって、前記第1部分から前記第2及び第3部分を通って前記第4部分の一の端部に位置し、第1導電型の第3半導体層を選択的に形成するステップと、(g)前記第3半導体層中で前記第2部分の一の端部から前記第1部分の前記一の端部の少なくとも一部に亘って位置し、前記埋め込み絶縁層と接する第1導電型の第4半導体層を選択的に形成するステップと、(h)前記第3半導体層中で前記第2部分の前記一の端部とは隔離された前記第2部分の他の端部から前記第3部分を通って前記第4部分の前記一の端部の一部に亘って位置し、前記埋め込み絶縁膜と接する第1導電型の第5半導体層を選択的に形成するステップと、(i)前記第1部分において前記第1制御電極と絶縁されつつ前記第3半導体層及び前記4半導体層に接続された第1電流電極を形成するステップと、(j)前記第1半導体層の前記下面に接続された第2電流電極を形成するステップと、を備える、半導体装置の製造方法。
IPC (2件)：
H01L 21/336
, H01L 29/784
