特許

J-GLOBAL ID：200903060425705642

半導体装置およびその製造方法

発明者： 高橋 洋 ,  長谷川 利昭
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2002-136844
公開番号（公開出願番号）：特開2003-332422
出願日： 2002年05月13日
公開日（公表日）： 2003年11月21日
要約：

【要約】【課題】配線層間に誘電率の高い膜種を用いずに、低誘電率膜に配線溝や接続孔を形成することができ、配線容量を低減することができる半導体装置およびその製造方法を提供する。【解決手段】層間絶縁膜22,24を有機ポリマーを主成分とする低誘電率材料により形成し、層間絶縁膜23をシリコンを主成分とする低誘電率材料により形成する。エッチング耐性の異なる膜種を交互に積層させることにより、一方の低誘電率材料からなる層間絶縁膜をエッチングする際に下地の低誘電率材料からなる層間絶縁膜は、高いエッチング耐性を有し、下地の層間絶縁膜に対して高いエッチング選択比により層間絶縁膜をエッチングすることができることから、従来のエッチングストッパ層のような誘電率の高い膜は挿入することなく、層間絶縁膜に配線溝および接続孔を形成することができる。

請求項（抜粋）：

低誘電率膜に接続孔および配線溝が形成され、前記接続孔および前記配線溝に導電膜が埋め込まれて形成された配線層が基板の上層に複数積層されている半導体装置であって、各配線層の前記低誘電率膜が、隣接する前記配線層の前記低誘電率膜とはエッチング耐性の異なる材料により形成されている半導体装置。

IPC (2件)：

H01L 21/768 ,  H01L 21/312

FI (4件)：

H01L 21/312 N ,  H01L 21/90 A ,  H01L 21/90 K ,  H01L 21/90 S

Fターム (50件)：

5F033HH11 ,  5F033HH15 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ15 ,  5F033JJ19 ,  5F033KK01 ,  5F033KK11 ,  5F033KK15 ,  5F033MM01 ,  5F033MM02 ,  5F033MM11 ,  5F033MM12 ,  5F033MM13 ,  5F033NN05 ,  5F033NN07 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033PP28 ,  5F033QQ09 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ31 ,  5F033QQ35 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ49 ,  5F033RR01 ,  5F033RR02 ,  5F033RR04 ,  5F033RR05 ,  5F033RR07 ,  5F033RR08 ,  5F033RR21 ,  5F033RR22 ,  5F033RR24 ,  5F033RR25 ,  5F033RR29 ,  5F033SS11 ,  5F033SS21 ,  5F033SS22 ,  5F033XX01 ,  5F033XX14 ,  5F033XX17 ,  5F033XX24 ,  5F058AA05 ,  5F058AD11 ,  5F058AF04 ,  5F058AH02