特許
J-GLOBAL ID：200903060430949320
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-039040
公開番号（公開出願番号）：特開平10-242457
出願日： 1997年02月24日
公開日（公表日）： 1998年09月11日
要約：
【要約】【課題】本発明は、高耐圧を有するプレーナ型の半導体素子において、逆バイアスの印加時にリーク電流が流れるのを抑制できるようにすることを最も主要な特徴とする。【解決手段】たとえば、n型Si基板101の表面に選択的に形成された第2のpベース層103と、この第2のpベース層103を囲むように所定の間隔を有して形成されたチャネルストッパ層105との間の、上記Si基板101の表面上に半導電性膜108を形成する。その際、上記半導電性膜108の欠陥密度を1.25×1018cm-3程度とすることで、バンドギャップ中の離散準位をより連続に近づけ、半導電性膜108の膜中のトラップ準位がキャリアによって充満される時間を短縮させる構成となっている。
請求項（抜粋）：
第1導電型の半導体基板と、この半導体基板の一主面に選択的に形成された第2導電型の第1の拡散層と、この第1の拡散層より所定の間隔を有して、前記半導体基板の一主面に設けられた第1導電型の第2の拡散層と、この第2の拡散層および前記第1の拡散層間の、前記半導体基板の一主面上に設けられた、欠陥密度が1018cm-3以上とされてなる半導電性膜とを具備したことを特徴とする半導体装置。
IPC (2件)：
FI (2件)：
H01L 29/78 655 F
, H01L 29/91 D
