半導体装置及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-291966
公開番号（公開出願番号）：特開2000-124327
出願日： 1998年10月14日
公開日（公表日）： 2000年04月28日
要約：

【要約】【課題】CMOSデバイスにおけるpMOSトランジスタのソース・ドレイン抵抗の低減、及びnMOSとpMOSの両トランジスタの不純物プロファイルの均一化が可能な半導体装置及びその製造方法を提供する。【解決手段】CMOSデバイスを有する半導体装置において、nMOSトランジスタのソース、ドレイン拡散層24上には単結晶シリコン膜26が形成され、pMOSトランジスタのソース、ドレイン拡散層28上には、単結晶シリコン膜30と単結晶シリコン膜26の積層膜が形成される。nMOSトランジスタのゲート電極の側面には、シリコン酸化膜14、シリコン窒化膜16、シリコン酸化膜18、シリコン酸化膜20、及びシリコン窒化膜22の積層膜が形成され、pMOSトランジスタのゲート電極の側面には、シリコン酸化膜14、シリコン酸化膜20、及びシリコン窒化膜22の積層膜が形成される。

請求項（抜粋）：

nチャネルMOSトランジスタとpチャネルMOSトランジスタとがエレベーテッド-ソース/ドレイン構造を用いて形成されたCMOSデバイスを有する半導体装置において、前記nチャネルMOSトランジスタのソースあるいはドレインである拡散層上に形成された第1の単結晶シリコン膜と、前記pチャネルMOSトランジスタのソースあるいはドレインである拡散層上に形成され、前記第1の単結晶シリコン膜の膜厚と異なる膜厚を有する第2の単結晶シリコン膜と、を具備することを特徴とする半導体装置。

IPC (4件)：

H01L 21/8238 , H01L 27/092 , H01L 21/28 301 , H01L 29/78

FI (3件)：

H01L 27/08 321 E , H01L 21/28 301 A , H01L 29/78 301 S

Fターム (43件)：

4M104BB01 , 4M104BB18 , 4M104BB25 , 4M104BB30 , 4M104BB33 , 4M104DD04 , 4M104DD07 , 4M104DD16 , 4M104DD17 , 4M104DD66 , 4M104DD84 , 4M104EE12 , 4M104EE14 , 4M104EE15 , 4M104EE17 , 4M104FF06 , 4M104GG14 , 5F040DA04 , 5F040DB03 , 5F040EC07 , 5F040EC08 , 5F040EC12 , 5F040EF02 , 5F040EF13 , 5F040FA05 , 5F040FA07 , 5F040FA16 , 5F040FB02 , 5F040FB04 , 5F040FC05 , 5F040FC11 , 5F048AC03 , 5F048BA03 , 5F048BB05 , 5F048BC03 , 5F048BC06 , 5F048BC15 , 5F048BC20 , 5F048BE03 , 5F048BG14 , 5F048DA23 , 5F048DA25 , 5F048DA27

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