特許
J-GLOBAL ID：200903060484411709
半導体集積回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平6-068315
公開番号（公開出願番号）：特開平7-282587
出願日： 1994年04月06日
公開日（公表日）： 1995年10月27日
要約：
【要約】【目的】高周波動作可能なCAM回路を用いた高速TLB回路を実現し、CMOSマイクロプロセッサのキャッシュメモリシステムを高速化する。【構成】CAM回路のマッチ線を階層化し、第一階層のマッチ線31の信号をラッチ回路306,307,308に記憶する。ラッチ回路306,307,308の信号51を用いて、第一階層マッチ線31のプリチャージの期間に、第二の階層マッチ線34を放電する。また、第一階層マッチ線31の放電の期間に第二階層マッチ線34をプリチャージする。【効果】第一階層マッチ線31のプリチャージの開始を、第二の階層マッチ線34の放電が終了するまで遅らせる必要がなく、高速サイクルが達成される。
請求項（抜粋）：
連想メモリであって、第1階層のマッチ線と第2階層のマッチ線あるいは第3階層以上複数階層のマッチ線および第N階層のマッチ線の信号を第(N+1)の階層のマッチ線に伝達する第Nのゲート回路を具備し、上記第1階層のマッチ線には比較データ数より少ない数の連想メモリセルが接続され、第Nのゲート回路のうち少なくとも一つは第1のラッチ回路として働き、上記第1のラッチ回路は、上記第N階層のマッチ線のプリチャージの期間および第(N+1)階層のマッチ線が放電される期間は上記第N階層のマッチ線をプリチャージする以前の情報を記憶し、上記第N階層のマッチ線が放電される期間は上記第N階層のマッチ線の信号に応答して上記第1のラッチ回路の情報が変化することを特徴とする半導体集積回路。
IPC (2件)：
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