特許

J-GLOBAL ID：200903060504629188

半導体装置及びその製造方法

発明者： 井上 貴子
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-367011
公開番号（公開出願番号）：特開2001-185616
出願日： 1999年12月24日
公開日（公表日）： 2001年07月06日
要約：

【要約】【課題】 配線上の層間絶縁膜に接続孔を形成する際、その接続孔と配線との間に合わせずれが生じても接続孔の信頼性の悪化を抑制できる半導体装置の製造方法を提供する。【解決手段】 本発明に係る半導体装置の製造方法は、第1の層間絶縁膜1上にアモルファスSi膜を形成する工程と、アモルファスSi膜2a上に第2のAl合金配線3aを形成する工程と、この配線3aの側壁にサイドウオール4aを形成する工程と、サイドウオール4a及び配線3aをマスクとしてアモルファスSi膜をエッチングする工程と、第1の層間絶縁膜1、サイドウオール4a及び配線3aの上に第2の層間絶縁膜5を形成する工程と、上記配線3a及びアモルファスSi膜2aをエッチングストッパーとして第2の層間絶縁膜5をエッチングすることによりビアホール5aを形成する工程と、を具備するものである。

請求項（抜粋）：

絶縁膜上にストッパー膜を形成する工程と、このストッパー膜上に配線を形成する工程と、この配線の側壁にサイドウオールを形成する工程と、このサイドウオール及び配線をマスクとして上記ストッパー膜をエッチングする工程と、上記絶縁膜、サイドウオール及び配線の上に層間絶縁膜を形成する工程と、上記配線及びストッパー膜をエッチングストッパーとして層間絶縁膜をエッチングすることにより、層間絶縁膜に接続孔を形成する工程と、を具備することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/768 ,  H01L 21/28 ,  H01L 21/3213

FI (3件)：

H01L 21/28 L ,  H01L 21/90 A ,  H01L 21/88 C

Fターム (31件)：

4M104BB01 ,  4M104BB14 ,  4M104DD16 ,  4M104DD43 ,  4M104EE09 ,  4M104FF16 ,  5F033HH05 ,  5F033HH08 ,  5F033HH18 ,  5F033HH33 ,  5F033JJ19 ,  5F033KK05 ,  5F033KK08 ,  5F033KK18 ,  5F033KK33 ,  5F033MM08 ,  5F033MM13 ,  5F033PP15 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ16 ,  5F033QQ24 ,  5F033QQ27 ,  5F033QQ31 ,  5F033QQ37 ,  5F033RR04 ,  5F033SS12 ,  5F033SS15 ,  5F033TT08 ,  5F033XX31