特許

J-GLOBAL ID：200903060604329599

半導体メモリ装置及びその製法

発明者： 吉原 郁夫
出願人/特許権者： ソニー株式会社
代理人 (1件)： 松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平3-156889
公開番号（公開出願番号）：特開平5-006973
出願日： 1991年06月27日
公開日（公表日）： 1993年01月14日
要約：

【要約】【目的】 バイポーラプロセスとCMOSプロセスの工程を効率的に兼用して、製造工程の削減と段差低減などの構造の簡略化を図りながら、なおかつBiCMOSのプロセスパラメータである電流利得hFE等の制御性の向上並びにエミッタ取出し電極とエミッタ領域とのコンタクト抵抗の低減化を図る。【構成】 第1層目のタングステンポリサイド層WP1 にて上記MOSトランジスタのゲート電極1及びワード線2を形成し、第2層目のタングステンポリサイド層WP2 にて電源線3とビット線取出し部4並びにバイポーラトランジスタのエミッタ取出し電極5を形成し、シリコン基板11表面に形成されたエミッタ領域19上において上記エミッタ取出し電極5とAl配線層によるエミッタ電極23Eとを接続して構成する。特に、エミッタ取出し電極5を構成する第2層目のポリサイド層WP2 中、下層の多結晶シリコン層PS2 の厚みを1100Å〜1700Åにする。

請求項（抜粋）：

同一基板上にMOSトランジスタとバイポーラトランジスタが形成され、該バイポーラトランジスタのエミッタ取出し電極がポリサイド層にて形成された半導体メモリ装置において、第1層目のポリサイド層にて上記MOSトランジスタのゲート電極が形成され、第2層目のポリサイド層にて少なくとも電源線とバイポーラトランジスタのエミッタ取出し電極が形成され、上記基板表面に形成されたエミッタ領域上で上記エミッタ取出し電極とAl配線が接続されていることを特徴とする半導体メモリ装置。

IPC (2件)：

H01L 27/102 ,  H01L 27/092

FI (2件)：

H01L 27/10 391 ,  H01L 27/08 321 F