特許
J-GLOBAL ID：200903060649014211
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-142954
公開番号（公開出願番号）：特開平9-325913
出願日： 1996年06月05日
公開日（公表日）： 1997年12月16日
要約：
【要約】【課題】 この発明は、メモリ構成の柔軟性、構成の小型化、リフィル動作制御の容易化を図ったキャッシュメモリとRAMの双方を備えた半導体記憶装置を提供することにある。【解決手段】 この発明は、タグアレー2と、任意の領域にエントリ単位でRAMのデータ記憶領域となるRAM領域が設定されるデータアレー5を備えたキャッシュメモリと、データアレー5に設定されるRAM領域を指定するタグアドレス情報が格納される制御レジスタ7と、タグアドレスと制御レジスタ7に格納されたタグアドレス情報を比較して、キャッシュアクセスアドレスがRAM領域をアクセスしたことを示し、RAM領域におけるデータのアクセスを制御するレジスタヒット信号を生成する比較器を備えて構成される。
請求項（抜粋）：
キャッシュアクセスアドレスのインデックスアドレスによって選択されるタグアドレスが格納されるタグアレーと、前記タグアレーに格納されたタグアドレスに対応してデータが格納され、任意の領域にエントリ単位でRAM(ランダム・アクセス・メモリ)のデータ記憶領域となるRAM領域が設定されるデータアレーを備えたキャッシュメモリと、前記データアレーに設定されるRAM領域を指定するタグアドレス情報が格納されるRAM領域指定手段と、キャッシュアクセスアドレスのタグアドレスと前記RAM領域指定手段に格納されたタグアドレス情報を比較して、キャッシュアクセスアドレスが前記キャッシュメモリのデータアレーに設定された前記RAM領域をアクセスしたことを示し、前記RAM領域におけるデータのアクセスを制御するアクセス制御信号を生成する比較器とを有することを特徴とする半導体記憶装置。
IPC (2件)：
G06F 12/08 310
, G06F 12/08
G06F 12/08 310 Z
, G06F 12/08 E
, G06F 12/08 W
