半導体パッケージ及び半導体パッケージの実装構造

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-353500
公開番号（公開出願番号）：特開平11-186492
出願日： 1997年12月22日
公開日（公表日）： 1999年07月09日
要約：

【要約】【課題】同一構造を有する半導体パッケージを積層して実装する場合であっても、各パッケージ内に接続されたICの所定の端子を独立して入出力させることができる半導体パッケージを提供すること。【解決手段】メモリIC16を封止する樹脂からなるパッケージ本体11に設けられた裏面端子14a〜14gと、表面端子12a〜12gとを具備し、裏面端子14a,14bはメモリIC16を介して表面端子12a,12bに一対ずつ電気的に接続されて第1信号回路をなし、且つ、裏面端子14dはメモリIC16を介さずして表面端子12cに一対ずつ電気的に接続されて第2信号回路をなし、且つ、第1信号回路及び第2信号回路以外の裏面端子14cはメモリIC16に電気的に接続され第3信号回路をなしている。

請求項（抜粋）：

半導体チップと、前記半導体チップを封止する樹脂からなる本体部と、前記本体部の一方の主面に設けられた複数の第1の端子と、前記本体部の他方の主面に設けられた複数の第2の端子とを具備し、前記複数の第1の端子から選択された少なくとも1個の第1の端子は前記半導体チップを介して前記前記第2の端子に一対ずつ電気的に接続されて第1信号回路をなし、且つ、前記第1信号回路以外の第1の端子から選択された複数の第1の端子は前記半導体チップを介さずして前記第2の端子に一対ずつ電気的に接続されて第2信号回路をなし、且つ、前記第1信号回路及び前記第2信号回路以外の前記第1の端子のうち少なくとも1個は前記半導体チップに電気的に接続され第3信号回路をなしていることを特徴とする半導体パッケージ。

IPC (4件)：

H01L 25/10 , H01L 25/11 , H01L 25/18 , H01L 23/12

FI (2件)：

H01L 25/14 Z , H01L 23/12 L

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