特許
J-GLOBAL ID：200903060692322990
半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平5-156297
公開番号（公開出願番号）：特開平6-350440
出願日： 1993年06月02日
公開日（公表日）： 1994年12月22日
要約：
【要約】【目的】 クロック周波数が高い場合でも信号の転送を正確に行う。【構成】 PLL回路1の可変遅延バッファ10はクロック入力端子14から入力する入力クロック信号を遅延させ、出力クロック信号をクロック出力端子15に出力する。分周回路11は可変遅延バッファ10への入力クロック信号を整数分周し、分周したクロック信号を入力クロック位相比較信号として出力端子16に出力する。分周回路12は可変遅延バッファ10からの出力クロック信号を整数分周し、分周したクロック信号を出力クロック位相比較信号として出力端子17に出力する。位相比較器13は入力端子18から入力する入力クロック位相比較信号の位相と入力端子19から入力する出力クロック位相比較信号の位相とを比較し、その比較結果に応じて可変遅延バッファ10の遅延量を調整する。
請求項（抜粋）：
同一ボード上に実装された分配回路からのクロック信号を自回路内に供給するPLL回路を含む半導体集積回路であって、前記分配回路から供給されるクロック信号を遅延する遅延手段と、前記遅延手段に入力されるクロック信号と前記遅延手段から出力されるクロック信号とのうち少なくとも一方を予め設定された遅延量だけ遅延した信号と他方の信号とを比較する比較手段と、前記比較手段の比較結果に応じて前記遅延手段の遅延量を制御する手段とを前記PLL回路に有することを特徴とする半導体集積回路。
引用特許：
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