特許
J-GLOBAL ID：200903060761389554
マスクレイアウトパターンデータ検証方法および装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-174704
公開番号（公開出願番号）：特開2000-011023
出願日： 1998年06月22日
公開日（公表日）： 2000年01月14日
要約：
【要約】【課題】 効率的に詳細な回路シミュレーションを行うことができるマスクレイアウトパターンデータ検証装置を提供する。【解決手段】 半導体検証装置20(マスクレイアウトパターンデータ検証装置)は、指定入出力ネットから電源またはグランドまでのパスを検索するパス検索部3と、パス上の寄生素子を抽出する寄生素子抽出部4と、プローブポイントが指すネットをフローティングネットとするプローブポイント認識部8と、フローティングネットを入力とするデバイスの入力が一意に決定可能な場合にはフローティングネットを電源またはグランドに接続するフローティング・ネット自動接続部9と、次段のトランジスタへの入力ネットがフローティングネットの場合、そのトランジスタを含めて寄生素子抽出する次段ゲート容量識別部10と、ネットリストをネットリストファイル6に出力するネットリスト出力部5とを含む。
請求項（抜粋）：
マスクレイアウトパターンデータ検証装置で用いられるマスクレイアウトパターンデータ検証方法であって、前記マスクレイアウトパターンデータ検証装置により、所定のネットから所定の電位までのパスをそれぞれ検索するステップと、前記パス上に存在するネットおよびデバイスより寄生素子を抽出し、ネットリスト出力するステップとを含む、マスクレイアウトパターンデータ検証方法。
IPC (2件)：
FI (2件)：
G06F 15/60 666 A
, G03F 1/08 S
2H095BD26
, 5B046AA08
, 5B046BA04
, 5B046DA02
, 5B046JA03
, 5B046JA04
