特許

J-GLOBAL ID：200903060781977096

不揮発性半導体記憶装置

発明者： 竹口 哲治
出願人/特許権者： 富士通株式会社
代理人 (1件)： 石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-042599
公開番号（公開出願番号）：特開平7-254289
出願日： 1994年03月14日
公開日（公表日）： 1995年10月03日
要約：

【要約】【目的】 メモリセルが複数のブロックに分割され、各ブロック単位での消去が可能な不揮発性半導体記憶装置に関し、他のブロックに悪影響を与えることなく長年に渡って書き込み処理を行うことを目的とする。【構成】 各メモリセル・ブロック13A,13B をそれぞれブロック単位で消去するブロック消去手段11A,11B と、任意のメモリセル・ブロック13A を選択して書き込み処理を行う場合、該選択されたメモリセル・ブロック以外のメモリセル・ブロック13B において、それぞれセルトランジスタの第1の電極VD および第2の電極VS を同電位にする同電位制御手段12A,15A; 12B,15Bと、それぞれ前記セルトランジスタの第2の電極に対して誤書き込み抑制電圧を印加する誤書き込み抑制電圧印加手段11A,11B とを具備することを特徴とする不揮発性半導体記憶装置が提供される。

請求項（抜粋）：

ワード線を共通とする複数のメモリセル・ブロック(13A,13B) を有する不揮発性半導体記憶装置であって、前記各メモリセル・ブロック(13A,13B) をそれぞれブロック単位で消去するブロック消去手段(11A,11B) と、任意のメモリセル・ブロック(13A) を選択して書き込み処理を行う場合、該選択されたメモリセル・ブロック以外のメモリセル・ブロック(13B) において、それぞれセルトランジスタの第1の電極(VD )および第2の電極(VS )を同電位にする同電位制御手段(12A,15A; 12B,15B)と、該選択されたメモリセル・ブロック以外のメモリセル・ブロックにおいて、それぞれ前記セルトランジスタの第2の電極に対して誤書き込み抑制電圧を印加する誤書き込み抑制電圧印加手段(11A,11B) とを具備することを特徴とする不揮発性半導体記憶装置。