特許

J-GLOBAL ID：200903060865279653

半導体装置の製造方法

発明者： 駒井 尚紀 ,  山田 博 ,  野上 毅
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2002-308036
公開番号（公開出願番号）：特開2004-146490
出願日： 2002年10月23日
公開日（公表日）： 2004年05月20日
要約：

【課題】溝開口部での成膜時のカバリッジ性を高め、オーバハングを発生することなく成膜することで、銅の埋めこみ不良の発生を低減して、信頼性の高い溝配線を提供する。【解決手段】半導体基板11上に形成された層間絶縁膜12上に配線溝13を形成する工程と、配線溝13の内面を含む層間絶縁膜12上の全面に亘って銅の拡散バリア性を有するバリア層14を形成する工程と、配線溝13の内面を含む層間絶縁膜12上の全面に亘って電解めっきのシード層15を形成する工程と、電気化学的な成膜方法によりシード層15上に不純物層16を形成する工程と、配線溝13を埋め込むように導電層17を形成する工程と、熱処理により不純物層16に含まれている元素を導電層17中に拡散させる工程と、層間絶縁膜12上の余剰な導電層17からバリア層14までを除去する工程とを備えている。【選択図】 図1

請求項（抜粋）：

半導体基板上に形成された層間絶縁膜上に配線用凹部を形成する工程と、 前記配線用凹部の内面を含む層間絶縁膜上の全面に亘って銅の拡散バリア性を有するバリア層を形成する工程と、 前記配線用凹部の内面を含む層間絶縁膜上の全面に亘って電解めっきのシード層を形成する工程と、 電気化学的な成膜方法により前記シード層上に不純物層を形成する工程と、 前記配線用凹部を埋め込むように導電層を形成する工程と、 熱処理により前記不純物層に含まれている元素を前記導電層中に拡散させる工程と、 前記層間絶縁膜上の余剰な前記導電層から前記バリア層までを除去する工程と を備えたことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L21/3205 ,  H01L21/288

FI (2件)：

H01L21/88 M ,  H01L21/288 E

Fターム (18件)：

4M104BB04 ,  4M104BB17 ,  4M104BB32 ,  4M104CC01 ,  4M104DD51 ,  4M104DD52 ,  5F033HH11 ,  5F033HH21 ,  5F033HH32 ,  5F033LL02 ,  5F033MM01 ,  5F033MM12 ,  5F033MM13 ,  5F033PP14 ,  5F033PP27 ,  5F033QQ48 ,  5F033QQ73 ,  5F033QQ80