特許
J-GLOBAL ID：200903060867459977
半導体素子の形成方法および半導体素子のマウント方法
発明者：
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出願人/特許権者：
代理人 (2件)：
角田 芳末
, 磯山 弘信
公報種別：公開公報
出願番号（国際出願番号）：特願2005-006703
公開番号（公開出願番号）：特開2006-196693
出願日： 2005年01月13日
公開日（公表日）： 2006年07月27日
要約：
【課題】 複数の半導体素子が共通の半導体層として形成され、この半導体層に素子の区分ないしは分離の不完全性の問題の解決を図る。【解決手段】 第1の基板1上に目的とする複数の半導体素子を共通に構成する半導体層2をエピタキシャル成長する工程と、この半導体層2に、半導体素子形成部間を区分する区分溝7を、上記半導体層の表面側から半導体層2の全厚さを横切ることがない深さをもって形成する区分溝の形成工程と、半導体層2の区分溝7の形成面に区分溝7内に充填して第2の基板10を貼り合せる絶縁層9の形成工程と、第1の基板1を半導体層2から剥離する第1の基板の剥離工程と、第1の基板の剥離によって露出した半導体層2の背面から平坦研磨により区分溝7を横切る位置まで研磨し、その後、区分溝7内において絶縁層9に対し分離溝13を形成することにより、基板剥離面に因る区分溝7および分離溝13に生じる区分や分離の不完全性を回避する。【選択図】 図1
請求項（抜粋）：
第1の基板上に目的とする複数の半導体素子を構成する半導体層をエピタキシャル成長する工程と、
該半導体層に、上記半導体素子の形成部間を区分する区分溝を、上記半導体層の表面側から、上記半導体層の全厚さに到ることがない深さをもって形成する区分溝の形成工程と、
上記半導体層の上記区分溝の形成面に上記区分溝内を埋め込んで介在させた絶縁層によって第2の基板を貼り合せる工程と、
上記第1の基板を上記半導体層から剥離する第1の基板の剥離工程と、
上記第1の基板の剥離によって露出した上記半導体層の背面から上記区分溝を横切る位置まで平坦研磨する研磨工程とを有し、
上記半導体層を上記区分溝によって複数の半導体素子を区分して形成することを特徴とする半導体素子の形成方法。
IPC (2件)：
FI (2件)：
H01L33/00 N
, H01L21/78 Q
5F041AA31
, 5F041AA41
, 5F041CA40
, 5F041CA46
, 5F041CA74
, 5F041CA77
, 5F041CB11
, 5F041CB25
, 5F041CB36
, 5F041DA01
, 5F041DA13
, 5F041DA19
, 5F041DA34
, 5F041DA82
, 5F041DB08
, 5F041FF06
出願人引用 (1件)
審査官引用 (7件)
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