特許
J-GLOBAL ID：200903060913197230
パリティビットの格納方法及びパリティビット格納装置
発明者：
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出願人/特許権者：
代理人 (1件)：
阪本 清孝 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-035194
公開番号（公開出願番号）：特開平7-225696
出願日： 1994年02月09日
公開日（公表日）： 1995年08月22日
要約：
【要約】 (修正有)【目的】 データと同じ記憶素子内に格納し、部品点数を少なくして、コストダウンを図る。【構成】 2値データに対するパリティビットを一定間隔を隔てて格納する。2値データを、RAM1の下位アドレスから順に格納する一方、このデータに対する奇数パリティ又は偶数パリティは、RAM1の最上位アドレスの0ビット目から順に下位アドレス側へ格納することによって、同一のRAM1内にデータ及びこのデータに対するパリティを格納する。
請求項（抜粋）：
2値データに付与されるパリティを前記2値データと共に、記憶素子に格納するパリティビットの格納方法であって、前記2値データが格納される記憶素子において該2値データと一定の間隔を隔てて前記2値データに対するパリティビットを格納することを特徴とするパリティビットの格納方法。
IPC (2件)：
G06F 11/10 320
, G06F 12/16 320
