特許

J-GLOBAL ID：200903060916860917

半導体装置の製造方法

発明者： 衣川 正明
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-212461
公開番号（公開出願番号）：特開平8-078622
出願日： 1994年09月06日
公開日（公表日）： 1996年03月22日
要約：

【要約】【目的】 本発明は多層の配線層を有する集積回路チップを短工期で実現することが可能な半導体装置の製造方法を提供する。【構成】 本発明による半導体装置の製造方法は、半導体基板上に、所望の集積回路チップを構成するためのMIS型トランジスタ及び該MIS型トランジスタに対する配線層の少くとも一部を形成する工程と、上記半導体基板とは異なる別の基板上に上記集積回路チップを構成する多層の配線層を、上記集積回路チップの最終的な形態では上層となる配線層を逆さにして下層になるようにして形成する工程と、上記2つの基板上に各別に形成された上記MIS型トランジスタの配線層及び上記多層の配線層の最上面同士を接合する工程と、上記多層の配線層が形成された基板部分を除去して一つの集積回路チップを完成する工程とを具備したことを特徴とする。

請求項（抜粋）：

半導体基板上に、所望の集積回路チップを構成するためのMIS型トランジスタ及び該MIS型トランジスタに対する配線層の少くとも一部を形成する工程と、上記半導体基板とは異なる別の基板上に上記集積回路チップを構成する多層の配線層を、上記集積回路チップの最終的な形態では上層となる配線層を逆さにして下層になるようにして形成する工程と、上記2つの基板上に各別に形成された上記MIS型トランジスタの配線層及び上記多層の配線層の最上面同士を接合する工程と、上記多層の配線層が形成された基板部分を除去して一つの集積回路チップを完成する工程とを具備したことを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 27/00 301 ,  H01L 21/768 ,  H01L 21/8238 ,  H01L 27/092

FI (2件)：

H01L 21/90 B ,  H01L 27/08 321 G