特許

J-GLOBAL ID：200903060937412736

半導体装置及びその製造方法

発明者： 加藤 義彦
出願人/特許権者： セイコーエプソン株式会社
代理人 (3件)： 上柳 雅誉 ,  藤綱 英吉 ,  須澤 修
公報種別：公開公報
出願番号（国際出願番号）：特願2003-399336
公開番号（公開出願番号）：特開2005-159245
出願日： 2003年11月28日
公開日（公表日）： 2005年06月16日
要約：

【課題】 従来のトリプルウェルであるN型ウェルは、2つのPMOSトランジスタ用N型ウェルに跨って延在しており、2つのPMOSトランジスタ用N型ウェルがN型トリプルウェルを介して相互に導通することから、2つのPMOSトランジスタ用N型ウェルに、異なる電位を設定することができなかった。【解決手段】 本発明に係る半導体装置は、P型基板と、相互に異なる電位をそれぞれが与えられるべき第1、第2のPMOSトランジスタ用N型ウェルと、相互に絶縁されるべき第1、第2のNMOSトランジスタ用P型ウェルと、第1、第2のNMOSトランジスタ用P型ウェルがP型基板を介して相互に導通することを阻止すべく、第1のNMOSトランジスタ用P型ウェル及び第1のPMOSトランジスタ用N型ウェルに跨り第2のPMOSトランジスタ用N型ウェルに跨らない第1のN型ウェルとを含む。【選択図】 図1

請求項（抜粋）：

P型基板と、 相互に異なる電位をそれぞれが与えられるべき第1、第2のPMOSトランジスタ用N型ウェルと、 相互に絶縁されるべき第1、第2のNMOSトランジスタ用P型ウェルと、 前記第1、第2のNMOSトランジスタ用P型ウェルが前記P型基板を介して相互に導通することを阻止すべく、前記第1のNMOSトランジスタ用P型ウェル及び前記第1のPMOSトランジスタ用N型ウェルに跨り前記第2のPMOSトランジスタ用N型ウェルに跨らない第1のN型ウェルとを含むことを特徴とする半導体装置。

IPC (6件)：

H01L27/08 ,  H01L21/76 ,  H01L21/822 ,  H01L21/8238 ,  H01L27/04 ,  H01L27/092

FI (5件)：

H01L27/08 331D ,  H01L27/08 321B ,  H01L21/76 M ,  H01L21/76 L ,  H01L27/04 H

Fターム (29件)：

5F032AA35 ,  5F032AA44 ,  5F032AA77 ,  5F032CA03 ,  5F032CA17 ,  5F032DA33 ,  5F032DA60 ,  5F038BH19 ,  5F038DF01 ,  5F038DF03 ,  5F038DF12 ,  5F038EZ11 ,  5F038EZ13 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ20 ,  5F048AA04 ,  5F048AA05 ,  5F048AA07 ,  5F048AC01 ,  5F048AC03 ,  5F048BA01 ,  5F048BE02 ,  5F048BE03 ,  5F048BE05 ,  5F048BE09 ,  5F048BG13 ,  5F048BH01 ,  5F048DA25