特許
J-GLOBAL ID：200903060942715038
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
山田 稔
公報種別：公開公報
出願番号（国際出願番号）：特願平4-120770
公開番号（公開出願番号）：特開平5-136359
出願日： 1992年05月13日
公開日（公表日）： 1993年06月01日
要約：
【要約】【目的】同一の半導体基板に形成されるCMOS部およびDMOS部を形成するコストメリットを最大限発揮可能な半導体装置の製造方法を実現すること。【構成】CMOS部が形成されている半導体基板40には、pチャネル型のMOS部10およびnチャネル型のMOS部30も形成されている。ここで、CMOS部のツインタブ型ウェルの形成工程を援用してオフセット領域13およびベース領域15を形成し、CMOS部のゲート電極の形成工程を援用してゲート電極17,32を形成する。また、CMOS部のp型のソース・ドレイン領域の形成工程を援用してソース拡散領域18およびベース領域34を形成し、n型のソース/ドレイン領域の形成工程を援用してソース拡散領域35を形成する。
請求項（抜粋）：
同一半導体基板上の第1導電型の各半導体領域に、第2導電型の第1ウェル表面側に形成された第1導電型の第1のMIS部および第1導電型の第2ウェル表面側に形成された第2導電型の第2のMIS部を備えるツインタブ型のCMISFETと、第2導電型のDMIS部と、を有する半導体装置の製造方法であって、前記第1ウェルを形成する工程を援用して、前記DMIS部の第2導電型のオフセット領域を形成するオフセット領域形成工程と、前記第2ウェルを形成する工程を援用して、前記DMIS部の第1導電型のベース領域を形成する第1導電型ベース領域形成工程と、前記CMISFETの各ゲート電極を形成する工程を援用して、前記DMIS部のゲート電極を形成するゲート電極形成工程と、前記第2のMIS部のソース拡散領域およびドレイン拡散領域を形成する工程を援用して、前記DMIS部のベース領域への二重拡散により第2導電型のソース拡散領域を形成する第2導電型ソース領域形成工程と、を有することを特徴とする半導体装置の製造方法。
引用特許：
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