特許

J-GLOBAL ID：200903060950640632

MOS型トランジスタおよびその製造方法

発明者： 大野 圭一
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 国則
公報種別：公開公報
出願番号（国際出願番号）：特願平4-232913
公開番号（公開出願番号）：特開平6-061482
出願日： 1992年08月07日
公開日（公表日）： 1994年03月04日
要約：

【要約】【目的】 本発明は、ゲート電極の両側に極性のことなる電極を形成することにより仕事関数を向上させるとともに、チャネル長が例えば0.25μm程度またはそれ以下のMOS型トランジスタの形成を可能にする。【構成】 第1導電型(例えばP型)の半導体基体11上にゲート絶縁膜12を介して第2導電型のゲート電極(例えばN+ ゲート電極)13を形成し、その両側に第1導電型のゲート電極(例えばP+ ゲート電極)14,15を形成し、各P+ ゲート電極14,15の外側のN型の半導体基体11の上層に例えば第2導電型のソース・ドレイン領域(例えばN+ ソース・ドレイン領域)16,17を形成したものである。あるいは、N+ ゲート電極13上に低抵抗層パターン(図示せず)を形成したものである。または上記各P+ ゲート電極14,15のさらに外側にN- 電界緩和部(図示せず)を設けたものである。

請求項（抜粋）：

第1導電型の半導体基体上に形成したゲート絶縁膜と、前記ゲート絶縁膜の上面に形成した第2導電型のゲート電極と、前記第2導電型のゲート電極の両側に形成した第1導電型のゲート電極と、前記第1導電型のゲート電極に対して前記第2導電型のゲート電極側とは反対側における前記第1導電型の半導体基体の上層に形成した第2導電型のソース・ドレイン領域とよりなることを特徴とするMOS型トランジスタ。