特許

J-GLOBAL ID：200903060977719532

VLSIに応用できる低誘電率絶縁方法

発明者： チン - チェン チョー
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-104292
公開番号（公開出願番号）：特開平8-055912
出願日： 1995年04月27日
公開日（公表日）： 1996年02月27日
要約：

【要約】【目的】 接続層における隣接導体間の容量を小さくした半導体デバイスをつくる方法を提供する。【構成】 半導体基板10の平面に対して鋭角で、方向を決めて誘電体層14を成長させる方向性成長により、狭い間隔の導体12の最上部の間にブリッジを形成し、1つまたはそれ以上の気体誘電体領域18を形成する。本プロセスは自己整列形であるため、導体間の誘電体材料の成長をマスクするように導体自体の作蔭効果を使用して、非常に狭い間隔の導体の間だけをブリッジする。続いて層間誘電体20を成長させることにより構造体が完成する。方向性成長方法は、たとえばSiO2 、Si3 N4 、ポリイミドあるいはアモルファス・テフロンなどの材料の電子ビーム加熱真空蒸着でよい。

請求項（抜粋）：

半導体デバイスの層内誘電体を形成する方法であって、(a)パターン化された導体の層を基板上に形成し(b)前記導体の少なくとも1つが隣接する導体上に誘電体材料が成長することを部分的に妨害するように、前記導体および前記基板上に誘電体材料を方向を決めて成長させ、(c)少なくとも1つの隣接する前記導体の対の間に1つまたはそれ以上の誘電体のブリッジを形成し、前記ブリッジの下に気体誘電体を生成することにより、隣接する前記導体対の間の実効容量が、前記誘電体材料だけで隔離されているときよりも小くなる、ことを含む方法。

IPC (2件)：

H01L 21/768 ,  H01L 21/31

FI (2件)：

H01L 21/90 N ,  H01L 21/90 V

引用特許：

審査官引用 (3件)

• 特開平2-165655
  
• 特開平2-086146
  
• 特開昭63-318752