特許
J-GLOBAL ID：200903060979158104
演算装置
発明者：
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出願人/特許権者：
代理人 (1件)：
蔵合 正博
公報種別：公開公報
出願番号（国際出願番号）：特願平5-144948
公開番号（公開出願番号）：特開平7-022969
出願日： 1993年06月16日
公開日（公表日）： 1995年01月24日
要約：
【要約】【目的】 ディジタル信号プロセッサにおいて、少ないハードウェア追加でビタビ復号のACS計算の演算量を軽減できる演算装置を提供する。【構成】 第1および第2のデータメモリ1、2から同一のポインタで指す番地の内容をそれぞれ読み出してALU10と加算器11の一方の入力とし、対となる複数のレジスタ12〜15の内容をそれぞれALU10と加算器11の他方の入力とし、ALU10と加算器11で加算し、それぞれの演算結果を大小比較器21の比較結果により選択される第1および第2のレジスタ18、19に格納するとともに大小比較器21にも入力し、その比較結果をシフトレジスタ23に格納する。ALU10と加算器11で同時に加算することにより、1ステップでACS計算を行なえるので、従来と比べメモリを増やさず演算量を大幅に軽減することができる。
請求項（抜粋）：
同一のポインタで番地指定ができ、同時に読み書き可能な第1および第2のデータメモリと、算術論理演算回路と、算術論理演算回路と並行して加算を行なう加算器と、算術論理演算回路と加算器を同時に実行するときに対で使用する複数のレジスタと、算術論理演算回路出力と加算器出力の大小比較を行なう大小比較器と、大小比較器の比較結果を格納するシフトレジスタと、算術論理演算回路および加算器の演算結果を一時記憶するとともに大小比較器の比較結果により選択される第1および第2のレジスタとを備え、第1および第2のデータメモリから同一のポインタで指す番地の内容をそれぞれ読み出して算術論理演算回路および加算器の一方の入力とし、対となる複数のレジスタの内容をそれぞれ算術演算回路および加算器の他方の入力とし、算術演算回路および加算器で同時に加算を行ない、それぞれの演算結果をそれぞれ第1および第2のレジスタに格納するとともに大小比較器にも入力し、その比較結果をシフトレジスタに格納することを特徴とする演算装置。
IPC (2件)：
引用特許：
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