特許

J-GLOBAL ID：200903061033199028

テストセル回路

発明者： リー ディー.ウェットセル,ジュニア
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-378856
公開番号（公開出願番号）：特開2002-236145
出願日： 1989年09月06日
公開日（公表日）： 2002年08月23日
要約：

【要約】【課題】 新規なテストセル構造を有するバウンダリスキャンテストセル回路を提供することを目的とする。【解決手段】 テストセル12は集積回路10における境界走査テストを提供する。テストセル12は、2つのメモリであるフリップフロップ24とラッチ26を有し、テストデータを記憶する。第1のマルチプレクサ22は複数の入力のうちの1つを選択的にフリップフロップ24に接続する。ラッチ26の入力はフリップフロップ24の出力に接続される。ラッチ26の出力はマルチプレクサ28の入力に接続される。マルチプレクサ28への第2の入力はデータ入力(DIN)信号である。制御バス17はマルチプレクサ22、28、フリップフロップ24、及びラッチ26を制御するのに設けられる。テストセルは、入力データが観察されることと出力データが制御されることを同時に可能にする。

請求項（抜粋）：

A.データ入力リードと、B.テストデータ入力リードと、C.データ出力リードと、D.テストデータ出力リードと、E.前記データ入力リードに接続された入力、前記テストデータ入力リードに接続された入力、別の入力、及び出力を有する第1のマルチプレクサと、F.前記第1のマルチプレクサの出力に接続された入力、前記第1のマルチプレクサの別の入力と前記テストデータ出力リードに接続された出力を有する第1のメモリと、G.前記第1のメモリの出力に接続された入力、及び出力を有する第2のメモリと、H.前記データ入力リードに接続された入力、前記第2のメモリの出力に接続された入力、及び前記データ出力リードに接続された出力を有する第2のマルチプレクサと、を有する回路。

IPC (4件)：

G01R 31/28 ,  G01R 31/3185 ,  H01L 21/822 ,  H01L 27/04

FI (4件)：

G01R 31/28 G ,  G01R 31/28 W ,  H01L 27/04 T ,  H01L 27/04 E

Fターム (11件)：

2G132AA05 ,  2G132AC15 ,  2G132AG08 ,  2G132AH01 ,  2G132AK24 ,  2G132AL00 ,  5F038BE05 ,  5F038DT04 ,  5F038DT05 ,  5F038DT06 ,  5F038EZ20

引用特許：

出願人引用 (3件)

• 特開昭63-073169
  
• 特開昭57-209546
  
• 特開昭60-147660
  

審査官引用 (3件)

• 特開平3-002577
  
• 特許第2948835号
  
• 特許第2994666号