特許
J-GLOBAL ID：200903061079677056
半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-247802
公開番号（公開出願番号）：特開平6-095611
出願日： 1992年09月17日
公開日（公表日）： 1994年04月08日
要約：
【要約】【目的】キーボード装置のキー多重押し時にLSIのキー入力回路に生じる貫通電流を低減し、ソーラーバッテリ等の比較的小容量の電池電源を使用可能とする。【構成】液晶駆動回路を有し、セグメント・キーストローブ方式を採用したLSIにおいて、キー入力端子K1、K2に対応して設けられ、キーストローブ信号入力と同相/逆相の期間をラッチする2個のラッチ回路LA1、LA2と、各ラッチ回路の出力の論理積をとる論理積回路NA1、NA2と、このの論理積回路の出力がリセット入力となるタイマカウンタ14と、論理積回路の出力がセット入力となり、タイマカウンタの出力がリセット入力となるフリップフロップ15と、液晶駆動回路の電源配線53に直列に接続され、フリップフロップの出力により制御されるスイッチ回路16とを具備することを特徴とする。
請求項（抜粋）：
液晶駆動用のセグメント信号およびコモン信号を生成する液晶駆動回路と、この液晶駆動回路から出力される液晶駆動用セグメント信号がキーストローブ信号として供給される外部のキーボード装置から出力するセグメント・キーストローブ信号が入力する複数のキー入力端子と、この複数のキー入力端子に各対応して設けられ、前記セグメント・キーストローブ信号入力と同相の期間をラッチする第1のラッチ回路および上記セグメント・キーストローブ信号入力と逆相の期間をラッチする第2のラッチ回路と、前記各ラッチ回路の出力の論理積をとる論理積回路と、この論理積回路の出力がリセット入力となるタイマカウンタ回路と、前記論理積回路の出力がセット入力となり、前記タイマカウンタ回路の出力がリセット入力となるフリップフロップ回路と、このフリップフロップ回路の出力によりスイッチ制御され、前記液晶駆動回路の電源配線に直列に接続されたスイッチ回路とを具備することを特徴とする半導体集積回路。
IPC (2件)：
G09G 3/18
, G02F 1/133 520
