特許

J-GLOBAL ID：200903061117817045

コンピュータシステム、グラフィックスプロセッサ、インストラクションプリフェッチユニットおよびオペコードインストラクションをプリフェッチする方法

発明者： マイケル ケイ. ラーソン
出願人/特許権者： シーラス ロジック,インコーポレイテッド
代理人 (1件)： 山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平8-340240
公開番号（公開出願番号）：特開平9-251288
出願日： 1996年12月19日
公開日（公表日）： 1997年09月22日
要約：

【要約】 (修正有)【課題】 グラフィックスプロセッサがホスト側メモリにあるグラフィックスデータおよびインストラクションをフェッチしデコードする際の過剰なサイクル数を不要にする。【解決手段】 ホストプロセッサ100は、表示ユニットにより表示されるべきグラフィックスプリミティブを表すインストラクションおよびデータであるディスプレイリストを生成しホストメモリ105に記憶する。1つのインストラクションは、オペコードインストラクションとオペコードインストラクションに対応するパラメータデータからなっているが、グラフィックスプロセッサ120は1つ前にフェッチされたオペコードインストラクションのパラメータをフェッチする際に次のオペコードインストラクションをプリフェッチすることができる。これにより、あるオペコードインストラクションの処理の後に次の伝送をセットアップするのに必要だった余分のクロックサイクルを省略できる。

請求項（抜粋）：

周辺コンポーネントインタコネクトバスと、該バスに接続されてデータおよびインストラクションを処理するホストプロセッサであって、表示ユニットにより表示されるべきグラフィックスプリミティブを表すインストラクションのディスプレイリストを生成する、ホストプロセッサと、該バスに接続されて該インストラクションのディスプレイリストを記憶するホストメモリであって、オペコードインストラクションと該オペコードインストラクションに応答するパラメータデータとを含み、且つ連続した位置に該ディスプレイリストを有する、ホストメモリと、該バスに接続されて該ディスプレイリストインストラクションを処理し且つ実行するグラフィックスプロセッサであって、該ディスプレイリストインストラクション内のコマンドインストラクションを特定する連続するオペコードインストラクションをプリフェッチし且つ処理する、グラフィックスプロセッサと、を含むコンピュータシステム。

IPC (4件)：

G09G 5/00 555 ,  G06F 5/06 ,  G06F 9/32 310 ,  G06F 9/38 310

FI (4件)：

G09G 5/00 555 T ,  G06F 5/06 A ,  G06F 9/32 310 J ,  G06F 9/38 310 A

引用特許：

審査官引用 (4件)

• 特開平2-242337
  
• 特開昭63-226764
  
• 特開平2-242336
  
• 特開平2-245930